10Gb/s0.18μm CMOS工藝電流型VCSEL驅動器的設計

王津飛 居水榮 劉錫鋒

【摘 要】本文介紹了一種采用0.18 μm CMOS 工藝實現的電流型垂直腔面發射激光器（VCSEL： Vertical Cavity Surface Emitting Laser）驅動器電路。驅動器電路的核心單元由預放大級和輸出級電路組成。為了擴展帶寬、降低功耗，預放大級電路采用低阻抗負載的三級級聯差分放大器技術和有源負反饋技術；輸出級電路采用了C3A技術。仿真結果表明，1.8V電源供電時，工作速率為10Gb/s以上，輸出調制電流可達12.7mA。

【關鍵詞】垂直腔面發射器；CMOS；電流型激光驅動器；有源負反饋

中圖分類號： TN248 文獻標識碼： A 文章編號： 2095-2457（2018）05-0077-002

【Abstract】This paper introduces a VCSEL（Vertical Cavity Surface Emitting Laser） driver circuit implemented in a 0.18 μm CMOS process.The core unit of the driver circuit consists of a preamplifier stage and an output stage circuit.In order to expand the bandwidth and reduce the power consumption，the pre-amplifier circuit uses a three-stage cascaded differential amplifier technology with low impedance load and active negative feedback technology；the output stage circuit uses C3A technology.The simulation results show that when the 1.8V power supply is used， the operating speed is 10Gb/s or more，and the output modulation current can reach 12.7mA.

【Key words】Vertical cavity surface emitter；CMOS；Current type laser driver；Active negative feedback

隨著半導體技術的發展，芯片性能的增長速度已遠遠超過了互聯性能的增長速度。傳統的芯片間電互聯存在帶寬低、功耗高、互聯密度小及抗干擾能力差等缺點，已經不能滿足大容量數據傳輸、高速芯片互聯、高性能計算機等方面的系統應用需求。超高速并行光互聯技術是一種新興起的光互連技術，具有帶寬高、功耗低、延遲小、抗干擾等許多電互聯不可比擬的優勢，是未來高速芯片互聯的發展方向。并行光傳輸的發送模塊主要采用波長為 850 nm的垂直發射激光器（VCSEL：Vertical Cavity Surface Emitting Laser）陣列作為發光器件，由激光驅動器電路為其提供偏置和調制電流來保證一定的傳輸距離的要求。國內外已有一些大學和研究機構發表了符合光網絡互連論壇（OIF）規范的VCSEL驅動器陣列的研究成果，單通道工作速率達到10Gb/s，更高速的VCSEL驅動器大多采用SiGe BiCMOS 工藝或者0.13um以下CMOS工藝來實現[1-4]。本文采用0.18μm CMOS工藝實現低成本、超高速的電流型VCSEL驅動器的設計，避免采用SiGe BiCMOS等較昂貴的工藝，對降低光互連成本、推動國內高速芯片之間光互連的發展及探索超高速電路設計理論具有重要的現實意義和工程價值。

1 電路設計

1.1 電路結構

激光驅動器的作用是放大復接器的輸出信號，提供滿足規定強度和波形的電流或者電壓信號，使被驅動器件有效的工作。整體電路采用適用于高速電路的全差分結構，由輸入緩沖級、預防大級、驅動級電路組成，如圖1所示。由于激光驅動器要求大電流輸出，為了滿足要求，在終端輸出電路中，晶體管尺寸非常大，由此引入的晶體管寄生電容限制了驅動器電路的工作速度。考慮到系統前級的復接器能提供一定的電壓幅度，所以預放大級電路不需要很高的增益，其關鍵是如何在高速情況下去驅動大電容負載的輸出級電路。

1.2 電路設計

1.2.1 輸入緩沖

輸入緩沖包括偏置電路和輸入匹配兩個部分，如圖2所示。偏置電路通過串聯電阻分壓給內部提供1.6V直流偏置；在直流偏置點和差分輸入信號之間串接50的電阻，形成對差分輸入信號的50匹配。

1.2.2 預放大級電路

由于本驅動電路是為了應用于多通道并行VCSEL 驅動器陣列而設計，考慮到芯片面積等方面的限制，電感并聯峰化提升帶寬技術不適合在本電路中采用，因此預放大級電路采用低阻抗負載的三級級聯差分放大器技術，并在第一級和第三級之間采用有源負反饋的形式，如圖3所示。這樣可以獲得較高的帶寬和較好的驅動能力。圖4為單級差分放大器的具體電路。由于電源電壓為1.8V，如果采用經典的的差分放大器加源極跟隨器的結構，則前級源極跟隨器的輸出中心電平會降得太低，影響下一級差分對的正常放大，故預放大電路只能采用三級差分放大器直接耦合的方式。由于差分放大器之間沒有源極跟隨器的隔離作用，前后級間相互影響較大，因此要求三級放大器接口匹配良好，參數選擇合適，否則帶寬會下降得非常快。

1.2.3 輸出級電路

圖5 輸出級電路

輸出級電路如圖5所示。預放大單元電源電壓VDD1=1.8V，輸出級電源電壓VDD2=3.3V。輸出級電路采用C3A技術來減小輸出電流的下降時間，差分對驅動管M2開漏輸出，驅動電流直接驅動VCSEL的陰極，控制電壓Vmod調節調制電流的大小，偏置電壓Vbias調節偏置電流的大小。

2 電路仿真

為了驗證電路在大信號輸入時的瞬態工作特性，對電路輸入速率分別為10Gb/s、12Gb/s，單端峰峰值大小為400mV的差分偽隨機信號，在TT工藝角下驗證電路工作狀態，其瞬態輸出波形和眼圖如圖6和7所示。

3 總結

本文采用的低阻抗負載三級級聯差分放大器方案，可同時滿足0.18μm CMOS工藝低電壓設計要求以及并行光驅動芯片中面積的要求。仿真結果表明，本設計能工作在10Gb/s以上速率，輸出電流為12.7mA。

【參考文獻】

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