一種新穎的兼容邏輯的BCD技術

陳清

摘 要：隨著電源管理芯片市場越來越快的增長，越來越多的關注集中在如何提高芯片的輸出功率和效率。本文提供了一種新穎的制程技術，通過不同的溝槽深度來提供一種和邏輯完全兼容的制程，對于LDMOS的結構，通過較淺的溝槽深度以達到降低LDMOS導通電阻來提升電源管理芯片的效率。同時還可以針對不同的電壓域應用的需求，快速而靈活的開發出不同的器件來滿足不同的電壓應用的需求。

關鍵詞：淺溝槽；橫向雙擴散場效應管；低導通電阻

中圖分類號：TP33 文獻標識碼：A 文章編號：1671-2064（2018）04-0031-01

1 引言

隨著電源管理芯片市場越來越快的增長，越來越多的關注集中在如何提高芯片的輸出功率和效率。因此，要求提供低導通電阻（Ron，sp）的LDMOS以降低的電源管理芯片的功率損耗，并且可以保持較小的芯片面積，以利于節省成本和散熱。對于傳統的LDMOS[1]，淺溝槽（STI）技術被應用在漂移區域來提高高壓器件的耐壓能力。但是，由于傳統的淺溝槽由于深度較深，導通電流需要流經器件溝道然后經由整個淺溝槽以取得較高的電壓。因為較長的電流路徑，從而導致高壓器件會存在較大的導通電阻。而高的導通電阻會增加芯片的功率損耗，因此，傳統的高壓器件是很難在高耐壓的同時也具備較小的導通電阻。

本文提供了一種新穎淺溝槽的技術方法，溝槽的深度被優化來縮短電流的路徑，從而得到較小的導通電阻。同時這個技術可以非常容易的提供完全的邏輯兼容的1.5/5v以及其他被動和模擬的元件。

2 結構和技術

傳統的LDMOS結構在場板或者閘延伸的區域下方用一個氧化硅層，通常是LOCOS或者STI，來保持高耐壓。而這個氧化硅的深度將會由制程技術的本身來決定以兼容邏輯器件，因此傳統LDMOS的性能會被在漂移區的氧化層的深度所限制，從而使得這種結構的LDMOS只有比較局限的方法對不同的高壓器件性能做優化和提升。

本文闡述了一種引入一個簡單的光罩層，來達到既可以提供完全兼容邏輯的制程，而又可以大幅度優化LDMOS新穎的流程技術，即在邏輯區域提供和標準邏輯一樣的氧化層的深度，同時在高壓器件的漂移區提供較淺的氧化層的深度，以此來提供兼容的標準邏輯器件，同時又能大幅提升性能的LDMOS器件。

3 實驗和結果

這個制程完全兼容標準的邏輯制程，簡單的流程如下。首先曝光所有器件的淺溝槽區域并且刻蝕出淺溝槽（注：此時淺溝槽的深度比標準邏輯要淺的多，主要是為了降低LDMOS的導通電阻）。當這個模塊完成之后，再引入一個簡單的曝光工藝，此時LDMOS被完全覆蓋起來，而其他邏輯區域則完全打開，以繼續后續的刻蝕來保證淺溝槽的深度來兼容標準的邏輯制程。接下來就是氧化物的沉積和化學機械研磨來平坦化。這樣非常簡單的整合就形成了降低LDMOS導通電阻的淺溝槽和兼容邏輯的溝槽隔離，接下來的制程步驟完全可以參照標準的流程來實現。

本文以目前比較流行的手機無線充電中的高壓器件為例，以其中的30v LDMOS，通過TCAD模擬來驗證淺溝槽對于這些核心器件的性能的提升。TCAD模擬結果顯示當淺溝槽從原先的4000A降低至1000A的時候，發現在淺溝槽底部的電場強度比之4000A時候的有些許的增加，但是這個是可以通過調整漂移區的參雜濃度容易來解決底部的電場過強的問題，從崩潰電壓上可以看出，如圖1所示，30v的器件的耐壓還是可以保持在超過1.3倍的操作電壓，即這些器件的性能對于耐壓的需求是可以被接受的。

同時表1也列出了基于不同的淺溝槽的深度的各種高壓器件的在線性工作區的電流（Idlin）和關斷狀態的耐壓（BVoff）比較 。通過比較可以很明顯的看到，把淺溝槽的深度從4000A降低到1000A時，由于電流路徑被大幅縮短，從而使得線性工作區的電流明顯增加，因此，新的結構可以使得LDMOS的導通電阻（Ron）降低非常的明顯，并且器件的耐壓也沒有因為大幅的降低了導通電阻而很明顯的衰退。

4 結語

本文提供了一種新穎的不同深度的淺溝槽技術，該技術不僅可以完全的兼容邏輯技術平臺，相對于傳統架構的LDMOS，不僅可以大幅減小器件的尺寸，同時更能夠提供非常小的導通電阻來滿足設計的需求，TCAD模擬的結果非常好的驗證了在保持高耐壓的同時提供非常小的導通電阻。同時還可以針對不同的電壓域應用的需求，通過第一步溝槽深度的優化以及靈活的組合，可以非常快速及有效的優化溝槽的深度，快速而靈活的開發出不同的器件來滿足不同的電壓應用的需求。

5 致謝

在文章的最后想對本文一直給予悉心指導和大力支持的蔡建祥表示感謝。

參考文獻

[1]Bin Wang，Hoc Nguyen etc...，”Effect of Layout Orientation on the performance and Reliability of High Voltage N-LDMOS in Standard Submicron Logic STI CMOS Process”，43rd Annual International Reliability Physics Symposium San Hose，pp.645-655，2005.