SoC FPGA在聲波測井儀器中的軟硬件協同設計

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(1.清華大學 自動化系，北京 100084；2.中海油服油田技術研究院)

引　言

聲波測井儀器作為聲波測井的主要工具，在設計時由于井下高溫、井徑限制等不利因素的存在，需要具有較低的功耗、較小的體積以及大批量數據的快速處理能力[1-2]。早期設計時由于受到電子器件的限制，儀器內部數據采集和處理電路普遍采用了DSP+FPGA的多核架構[3]，該架構雖然具有很大的靈活性和較強的數據處理能力，但缺點是高功耗、電路復雜、集成度低，并且降低了儀器整體可靠性。隨著測井溫度的不斷提高，對電路的功耗和集成度要求越來越高，采用多核架構設計的電路難以滿足要求。

隨著電子技術的發展，具有更高集成度和更低功耗的SoC(System on Chip)芯片被越來越多地應用到嵌入式系統設計中，為提高系統可靠性和降低功耗發揮了重要的作用。例如Microsemi推出的SmartFusion2系列SoC FPGA就是一種集微處理器子系統MSS(Microcontroller Subsystem)和FPGA資源(FPGA Fabric)于一體的低功耗、高集成度芯片[4]，將其用于聲波測井數據采集和處理電路設計可以極大地降低功耗和提高集成度。

采用SoC FPGA設計系統，各功能模塊既可以通過MSS包含的ARM微處理器用軟件實現，也可以通過FPGA資源用硬件實現。硬件實現的特點是運算速度快、時序控制精確，但是設計復雜、占用資源多且靈活性差；軟件實現的特點是靈活性好、不占用FPGA資源，但是數據處理效率低。因此設計中如何兼顧系統的功能和性能要求(例如低功耗、資源占有小、處理時間短等)而采用不同的軟硬件實現方法成為難點，對該設計方法的研究也被稱為軟硬件協同設計[5]。

本文首先將系統按照所完成的任務劃分為若干子模塊，然后通過討論分析各模塊任務特點、資源占用和處理時間均衡來確定模塊的最佳實現方式，最后對系統的數據存儲配置和低功耗設計進行了優化。

1　聲波測井儀器電路結構及SoC FPGA內模塊劃分

圖1是設計的耐高溫聲波測井電路結構簡化圖，SoC FPGA作為儀器的核心芯片與AD7609模數轉換、EDIB發送接收電路共同構成數據采集處理系統，主要功能包括與地面控制系統的通信、采集流程控制、數據采集控制、數字信號處理和對模擬信號處理電路及聲波發射電路的控制。數據采集和處理系統嚴格按照地面控制系統的指令執行測井任務。在收到采集指令后，首先對其它電路的參數進行設置，然后按設定的流程進行聲波信號的發射、采集和數字化處理，最后將打包壓縮的數據發送至地面控制系統。

圖1　儀器內部電路結構簡化圖

按照系統所完成的任務，可將SoC FPGA任務劃分為6個模塊，如圖2所示，各模塊關鍵工作步驟如下：

① 指令解析和流程控制：地面控制系統下發的指令分為參數設置和采集控制兩大類，數據采集處理系統接收到指令后首先對指令類型進行判斷，然后按照指令內容完成參數設置和采集控制。

② 信號調理參數設置：按照指令對聲波發射電路和模擬信號處理電路參數進行設置，包括聲波發射器激發選擇、聲波信號模擬處理電路各通道增益設置和濾波帶寬選擇等。

③ ADC采集控制：完成ADC采集控制和結果讀取。對于ADC的采集控制既要滿足采樣率、采樣延遲和采樣點數要求，還要在規定時間內完成8通道同步采集結果的讀取和最大值提取。由于受ADC硬件接口特性和最短采集時間的限制，所以對數據傳輸總線的控制時序要求較高。

④ FIR (Finite Impulse Response)數字濾波：模擬信號經過ADC轉換后變成數字信號，FIR濾波可以進一步濾除數字信號中包含的噪聲。

⑤ 數據壓縮：由于聲波測井儀器和地面控制系統之間的數據傳輸總線帶寬有限，因此為了提高儀器的測井效率，需要減少數據的傳送時間，為此對上傳數據進行壓縮以減少傳輸數據量。

⑥ EDIB(Elis Downhole Instrument Bus)總線數據傳輸[6]：由于從地面控制系統下發的指令和數據采集處理系統上傳的數據都經過該總線傳輸，因此總線接口控制必須具有較高的可靠性和較強的數據處理能力。總線接口控制模塊在底層控制上要求能實現對數據的曼徹斯特編解碼并以規定速率高速串行收發，在頂層控制上實現數據接收后的及時處理和數據發送時的自動操作。

圖2　數據采集處理系統軟件功能模塊劃分

在各模塊完成的任務中，既有精確的時序控制，比如ADC采集控制模塊和總線接口控制模塊，也有復雜的條件判斷，比如流程控制模塊和信號調理設置模塊。表1按照時序要求、執行時間、優先級和是否申請中斷4個方面將各模塊的任務特點進行了對比。

表1　模塊任務特點對比

通過對比分析可知：①對于ADC采集控制模塊和總線接口控制模塊，如果以軟件方式實現，不僅難以滿足8通道同步ADC采集和總線編碼高速收發的嚴格時序要求，而且由于兩個模塊執行時間長，會導致對微處理器的長時間獨占，無法滿足系統整體的處理速度要求。因此這兩個子模塊應該由FPGA實現，這樣既可以實現嚴格的時序控制，又能滿足數據處理的性能要求。② 流程控制模塊和信號調理設置模塊屬于復雜條件判斷任務模塊，在執行時對時序要求不是很嚴格，用軟件方式實現最合適。③ FIR濾波模塊和數據壓縮模塊都屬于數字信號處理模塊，既可以通過軟件方式實現，也可以通過硬件方式實現，單從表1對比無法確定最佳實現方式，還需要通過對資源消耗和處理時間的分析后才能確定。

另外，在聲波數據采集處理系統系統中，由于要實現8通道聲波信號的實時采集和大量數字信號的處理，需要較多的SRAM作為數據緩存。在SoC FPGA內部，由于FPGA資源和MSS兩部分都集成了豐富的SRAM，因此如何在設計中有效平衡各自SRAM的使用，也成為提高系統集成度、優化數據帶寬和資源利用率的一個重要環節。

2　根據資源占用和處理時間均衡的設計

2.1　FIR濾波模塊和數據壓縮模塊的設計

使用SoC FPGA內FPGA硬件或ARM微處理器軟件設計數字信號處理模塊時，主要區別在處理時間、資源消耗和設計難度三個方面。硬件在處理過程中通過調用乘積累加單元和對數據的并行計算可以成倍地將時間縮短，但缺點是較多的資源占用和較高的功耗，而且采用硬件設計時需要進行嚴格的仿真和測試，一旦設計完成，不容易修改。軟件完成數字信號處理時，算法設計靈活簡單，但缺點是運算速度慢、執行效率低。

為了確定FIR濾波模塊和數據壓縮模塊采用不同方式實現下的運行時間、資源占用和功耗，分別設計了硬件模塊和軟件程序進行對比測試，見表2。其中硬件模塊基于Verilog設計，軟件使用C語言編程。測試芯片為SmartFusion2系列的M2S010TQ144，其中微處理器工作時鐘為100 MHz，FPGA驅動時鐘為24 MHz，測試數據為4 800個半字(16位有符號數)，功耗通過Microsemi提供的功耗計算器(Power Calculater)計算得到。FPGA資源占用包括乘積累加單元MACC(Multiply-accumulate)、4輸入LUT(4-input LUT)、DFF(Flip-Flop)和SRAM(Static Random Access Memory)。

表2　軟硬件不同實現方式下的參數對比

從表2參數可知，兩個模塊采用硬件實現的運行時間都在1 ms以內，遠低于軟件實現的時間，但是對FPGA資源占用較多，尤其是FIR濾波模塊，MACC占用達到95.5%，4LUT+DFF占用達到28%，并且兩個模塊都需要大量SRAM。從參考文獻 [7]和軟件的估算結果可知，更多的資源占用意味著更高的功耗和更多的發熱。

當模塊使用軟件實現時，雖然不占用FPGA資源，但是運行時間太長。在一個采集周期內，留給FIR濾波和數據壓縮的時間通常為20～30 ms，從表2所列運行時間可知,軟件實現方式無法滿足要求。

由以上分析可知，當模塊采用單一軟件或硬件方式實現時，都存在明顯不足。設計時如果能將軟硬件實現方法結合起來，可能會得到更優化的結果，實現資源占用和處理時間的均衡。通過對兩個模塊數據處理過程分析可知，FIR濾波模塊主要進行移位和乘加運算，且每次運算過程完全相同。數據壓縮模塊雖然計算量小，但是對數據的調度復雜。為此采用軟硬件結合的思路重新設計了FIR濾波模塊和數據壓縮模塊。系統結構如圖3所示，由微處理器負責FIR濾波模塊的運算調度和數據壓縮模塊的數據調度，FPGA則實現對乘加運算和數據移位操作的加速，二者通過FIC(Fabric Interface Controllers)和APB(Advanced Peripheral Bus)總線實現高速數據交換。

圖3　采用軟硬件結合后的系統結構

表3是采用軟硬件結合思想設計的FIR濾波模塊和數據壓縮模塊對于運行時間、動態功耗和FPGA資源占用的對比。

表3　軟硬件結合方式下的參數對比

采用軟硬件結合思想設計模塊后，缺點是運行時間比FPGA實現方式有所增加，但是仍然滿足系統的時間要求，優點是對FPGA 資源占用明顯減少。 FIR濾波模塊在使用一個乘法器的情況下，通過將計算過程串行化，對資源占用降低至FPGA實現的27%。數據壓縮模塊通過ARM完成數據調度和存儲后，內部SRAM資源的占用降低至原來的1.6%。盡管資源占用減少帶來的功耗降低并不明顯，但為設計中芯片的選型降低了指標要求，進而降低了成本。

2.2　SRAM資源分配設計

通常DSP和ARM由于內部集成SRAM容量有限，當處理大量數據時，需要外擴存儲芯片以滿足存儲要求。而SoC FPGA器件在微處理器子系統和FPGA內都含有較多SRAM，只要合理安排使用，便可在不使用片外存儲的情況下滿足較大容量數據緩存的應用。對于FPGA內部的SRAM，優點是讀寫速度快、容量大，適合作為FPGA硬件模塊的高速數據緩存，缺點是讀寫接口控制需要占用額外資源且SRAM自身存在功耗。對于微處理器系統內包含的SRAM，既可用于微處理器執行代碼和數據的存儲，也可作為用戶數據的緩存。

結合各模塊對數據緩存的需求及采集系統內數據交換的特點，對SRAM分配方式進行了合理設計，如圖3所示，具體方式如下：

① ADC采集控制模塊和總線接口控制模塊使用FPGA內部的SRAM，以保證數據的高帶寬和穩定性。這兩個模塊對數據緩存都有特殊要求，ADC采集控制模塊為了完成8通道同步采樣，必須保證在單個采集周期內將從ADC讀出的串行數據按并行格式寫入緩存中。總線接口控制模塊為了保證數據在高速串行傳輸過程中不間斷，必須保證讀取緩存數據的及時準確。

② FIR濾波模塊和數據壓縮模塊共用微處理器子系統內部SRAM作為數據緩存以降低資源占用，同時在FPGA內部分配少量SRAM以滿足加速運算對帶寬的要求。

③ 信號調理設置和流程控制模塊使用微處理器子系統內部SRAM作為數據緩存。

3　低功耗優化設計

3.1　進入低功耗模式

數據采集處理系統工作時有固定的采樣周期，在采樣周期內各個模塊并不是處于連續工作狀態，而是按照流程控制模塊的調配進行工作，因此可以設定不工作的模塊進入低功耗模式以降低系統功耗。

例如ADC采集控制模塊，在不同配置參數下最長工作周期為62.4 ms，最短1.66 ms。該模塊工作時，除負責流程控制的微處理器進行輪詢操作外，其它模塊都處于停止狀態。當ADC采集控制模塊結束工作后，微處理器才會讀取采集數據并進行后續處理。長時間的輪詢操作對系統來說意味著功率的消耗。實際上，SmartFusion2芯片中的微處理器可以通過進入休眠狀態來降低功耗[8]，并且以中斷方式快速喚醒。基于微處理器這一特點，可以在設計中為ADC采集控制模塊添加至微處理器的中斷信號，當ADC采集控制模塊工作時，微處理器進入休眠狀態，當工作結束后再以中斷方式喚醒微處理器。

與微處理器工作狀態相反的是ADC轉換器AD7609，在當前數據采集周期結束后至下個周期開始前，該芯片都不需要工作。由于AD7609芯片具有低功耗模式，可以通過控制STBY*和RANGE引腳設置是否進入待機或關斷模式。因此設計中可以通過微處理器控制芯片的工作狀態。其余模塊也可采用上述類似方法降低系統功耗。

3.2　合理分配系統時鐘

SoC FPGA芯片工作時，內部各模塊需要不同頻率的時鐘驅動。例如，ADC采集控制模塊需要24 MHz時鐘，總線接口控制模塊需要1 MHz、750 kHz和83.3 kHz三路時鐘。雖然SoC FPGA內部已經嵌入的硬件鎖相環模塊可以精確輸出4路頻率和相位不同的時鐘，但是該模塊的使用會增大系統功耗。

通過對各模塊時鐘需求的分析，發現有兩個特點：一是各路時鐘沒有相位要求，二是低頻率時鐘和高頻率時鐘成倍數關系。為此對系統中的時鐘進行合理分配，如圖4所示。通過使用96 MHz有源晶振作為系統時鐘源，既可以保證時鐘的穩定性，又可以滿足微處理器子系統對于高頻率時鐘的需求。對于低頻率時鐘，則通過分頻模塊對高頻時鐘分頻得到。

圖4　SoC FPGA系統時鐘分配

結　語

[1] 佚名.極端井況下的測壓取樣技術[J].國外測井技術,2015(5):58-68.

[2] 臧德福,王樹松,郭紅旗.高溫測井儀器研制[J].石油管材與儀器,2010,24(2):1-2.[3]李蘇,李輝,李春楠,等.數字聲波測井的數據采集與處理電路設計[J].電子測試,2011(12):5-7.

[4] Microsemi Corporation.Microsemi Introduces Next-generation SmartFusion2 SoC FPGA with Breakthrough Capabilities in Security,Reliability and Low Power,2012.

[5] 張丹,董雷剛,祝裕璞,等.基于SOPC嵌入式系統中軟硬件協同設計方法研究[J].大慶師范學院學報,2012,32(6):40-44.

[6] 黃理琴.聲波測井儀器測試系統的實現[D].成都:電子科技大學,2008:11-13.

[7] Belhadj H,Aggrawal V,Pradhan A,et al.Power-Aware FPGA Design[J].2009.

[8] Microsemi公司.利用SmartFusion2 FPGA器件實現低功耗設計[J].今日電子,2013(4):33-34.

張利偉(碩士研究生)，主要研究領域為檢測與電子技術；葉朝輝(副教授)，主要研究領域為檢測與電子技術。