基于0.18μm CMOS工藝的0.1-2 GHz寬帶功率放大器芯片

成都嘉納海威科技有限責任公司 鄔海峰

天津城建大學 朱 琳

青海民族大學 林 倩

1.引言

近幾十年來，覆蓋VHF至UHF頻段的射頻收發(fā)系統(tǒng)在衛(wèi)星廣播、航天器通信、射頻識別、全球定位等的軍用與民用通信電子裝備中發(fā)揮了巨大價值[1]-[3]。由于電子裝備正在向著小型化、高集成度、輕量化、多功能和低成本等方向發(fā)展，因此系統(tǒng)迫切需要射頻收發(fā)機前端中功率放大器（PA）芯片具備寬帶放大的功能。所以，實現上述頻段的寬帶、低成本的CMOS PA可以有效地支持電子裝備的研發(fā)與應用。

高功率、寬帶射頻CMOS PA設計具有較大的挑戰(zhàn)性。首先，CMOS工藝的低擊穿電壓和高膝點電壓等[1]-[2]限制了PA的功率輸出能力；其次，寬帶匹配電路的設計難度較大。一般來說，實現寬帶PA的常規(guī)方法包括分布式和平衡式放大結構[3]，但是，分布式放大器的效率偏低并占用較大的芯片面積，芯片成本高[5]；平衡放大器則需要采用90°移相的耦合器，其帶寬較窄且不宜采用片上電路實現[3]。其他方法如采用變壓器匹配和RLC等匹配網絡不可避免采用片上感性器件，所以也占用較大的芯片面積[3]-[5]，成本難以降低。

“晶體管堆疊法”就是一種有望解決上述設計難題的技術，它采用順次串聯連接晶體管的結構，來實現高電壓擺幅和高輸出負載阻抗，從而克服低擊穿電壓限制并具有極佳的寬帶輸出特性，它的高輸出阻抗可以直接被設計為50 Ω的標準阻抗，從而避免采用電感或者變壓器等來匹配，大大降低了芯片面積[5]。

本文介紹了一種雙級、四晶體管堆疊寬帶CMOS PA。結合負反饋技術和阻性匹配技術，該CMOS PA具有極寬的功率輸出特性且占用較小的芯片面積。經過商用0.18 μm的CMOS工藝流片后，該雙級PA的測試結果實現了覆蓋0.1–2 GHz頻段的180%的相對帶寬、18.1±0.6 dB的增益和平坦度、20 dBm的飽和輸出功率、優(yōu)于-10.5 dB和-12.6 dB的輸入與輸出匹配和12%的功率附加效率(PAE)。該PA僅占用0.52 mm2面積。據作者所知，這是實現滿足上述指標CMOS PA中面積最小的芯片。

2.電路設計

本文提出的雙級、四堆疊結構PA如圖1所示，其中四個場效應晶體管(M1–M4或M5–M8)按照從漏極到源極的方式自直流饋電點順次連接到地。其中，雙級放大結構用于提升PA的功率增益，四堆疊結構用于增大輸出功率和輸出阻抗，從而增強電路的寬帶功率輸出能力。理想情況下四堆疊結構總電壓擺幅是單個晶體管的四倍而電流不變。因此，根據歐姆定律可知四堆疊結構的功率輸出能力和輸出負載阻抗是單個晶體管的四倍。輸入串聯電阻(R1)和負反饋電阻(R12)用于改善電路的輸入與級間匹配特性；負反饋電阻(R13)用于改善電路的級間與輸出匹配特性；電阻分壓網絡(R2–R6,R7–R11)為堆疊結構的四個晶體管提供恰當的柵極偏置電壓。盡管堆疊結構放大器是潛在不穩(wěn)定的，但是電阻分壓網絡、阻性匹配和反饋網絡卻可以改善電路的穩(wěn)定性。柵極外加電容(C3–C5, C7–C9)用于調節(jié)堆疊晶體管間的最佳負載匹配阻抗；輸入電容(C2&C6)用于實現電路的阻抗匹配和隔直功能。圖1中虛線框內的器件均為片上元件，隔直電容(C1&C10)和饋電電感(L1&L2)采用片外器件。

圖1 雙級四堆疊結構PA電路原理圖

堆疊結構中以第二級放大器為例，四個堆疊晶體管的尺寸和工作狀態(tài)在理想情況下是一樣的；每個堆疊晶體管在飽和區(qū)的靜態(tài)漏極電流Ids=1/2μnCoxW/ L(Vgs-Vth)2。其中，μn為遷移率、Cox為單位表面面積的柵電容、W為晶體管柵寬、L為柵長、Vgs為柵電、Vth為閾值電壓，因此可得Ids約為80 mA。單級晶體管的最佳負載阻抗為，Zopt=(Vds-Vknee)/Ids。其中，Vds為漏源電壓，Vknee為膝點電壓、Ids為漏源電流。當Vds-Vknee為1 V時，可得Zopt為12.5 Ω。因此，四堆疊結構的總輸出最佳負載阻抗為50 Ω，它不需要額外的輸出匹配網絡就可以實現堆疊結構的50 Ω最佳負載阻抗匹配，由此大大節(jié)省了面積并降低了輸出網絡的設計難度。當工作頻率遠遠小于晶體管特征頻率ft時，該雙級放大器在50 Ω輸入與輸出阻抗下的小信號電壓增益為：Av=50RLgm1gm2/((1+RL/R12)(1+ 50/R12))，RL=R13/(1+gm2/(sC6(R8+1/sC7)||R7+ 1)50||R11))。其中，gm1和gm2是一二級放大器的跨導。通過增大串聯電阻(R1)的值可以改善輸入阻抗的寬帶匹配響應并提升電路穩(wěn)定性，犧牲電路的增益和噪聲特性。反饋電阻(R12&R13)降低電路的低頻增益，改善高頻特性，改善電路的寬頻響應。通過優(yōu)化R12的大小可以獲得S21增益平坦度、輸入與輸出匹配指標的良好折中的設計，R1和R13可采用類似的方法確定。當選取R12=200 Ω時，在0.1–2 GHz內可以獲得優(yōu)于-12 dB的輸入匹配，和24±1 dB的增益平坦度。

3.實驗結果

采用0.18μm CMOS工藝流片后，本文提出的雙級四堆疊PA芯片如圖2所示。利用一個隔直耦合器、兩個偏置器和四個直流探針等器件，該PA測試了在片小信號S參數、連續(xù)波和三階交調。

圖2 雙級四堆疊PA芯片照片(0.52 mm2)

雙級PA的交流小信號S參數測試結果如圖3所示。該PA在0.1–2 GHz內達到了18.1±0.6 dB的增益及平坦度、優(yōu)于-10.5 dB的輸入匹配(S11)和優(yōu)于-10.5 dB的輸出匹配(S22)。PA的小信號增益在實測中惡化約6 dB，這是由于芯片通過DC-probe接地時產生的寄生電感等參數所導致的。但S21的增益平坦度卻得到了一定程度的改善，這是由于電路仿真設計中高頻增益比低頻增益更高，在電路實測中高頻部分的增益惡化現象比低頻段更嚴重，因此補償了高頻的高增益設計余量，由此改善了電路的增益平坦度。Kf系數在測試中大于1，表明該PA電路是穩(wěn)定的。

圖3 交流小信號S參數測試結果

雙級PA在900 MHz時的連續(xù)波測試如圖4所示，該PA實現了20 dBm的飽和輸出功率、12%的PAE和0 dBm輸入時優(yōu)于-25 dBc的三階交調(IMD3)。

圖4 900 MHz連續(xù)波輸出功率和PAE

表1展示了本文提出的CMOS PA與文獻中的CMOS PA特性指標的比較。本文提出的CMOS PA具有極佳的增益平坦度指標、良好的寬帶輸入與輸出匹配，并且占用很小的芯片面積。實測結果顯示該PA適合VHF和UHF頻段的低成本應用。

表1 本文PA與文獻中CMOS PA比較

4.結論

本文介紹了一種0.1–2 GHz頻段的寬帶CMOS PA的設計、加工和實測結果。通過采用雙級四晶體管堆疊結構結合電阻匹配和反饋網絡，該PA實現了良好的寬帶匹配特性、增益和增益平坦度等指標，并且該PA芯片占用很小的芯片面積，大大節(jié)省了設計成本。該設計表明了采用堆疊結構結合電阻反饋網絡的方法是一種有望在很小的芯片面積內實現超寬帶CMOS PA的設計方法。

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