基于ZYNQ平臺(tái)的一體化控制組合

湖北三江航天紅峰控制有限公司　吳旭亮　岳惠峰　周粉利　雷戰(zhàn)克　榮洪剛

1.引言

隨著技術(shù)的發(fā)展，特別是控制系統(tǒng)中，F(xiàn)PGA+ARM 構(gòu)建的處理系統(tǒng)的應(yīng)用越來越廣泛，相對(duì)其他處理系統(tǒng)更加輕便靈活。Xilinx 公司推出的 Zynq-7000 系列全可編程片上系統(tǒng)（以下簡(jiǎn)稱Zynq）就采用了 FPGA+ARM 結(jié)構(gòu)，其集成 ARM Cortex A9 雙核（ProcessingSystem，PS）以及最多可達(dá)相當(dāng)于 500 多萬個(gè)邏輯門可編程邏輯（Programmable Logic，PL）單元。這種硬件架構(gòu)改變了傳統(tǒng)的 FPGA+ARM/DSP 核架構(gòu)，提供了單 CPU、多處理核、FPGA 和 ARM 內(nèi)部高速互聯(lián)的新型解決方案，使用單片 FPGA 能很好地完成工作，能夠靈活地用于各種領(lǐng)域。

在對(duì)傳統(tǒng)彈/箭上電氣系統(tǒng)共性電路資源、專用電路資源進(jìn)行分析、研究的基礎(chǔ)上，制導(dǎo)控制組件將通?？刂朴?jì)算機(jī)、時(shí)序控制器、舵機(jī)控制、電源配電器進(jìn)行功能上的一體化集成和電路設(shè)計(jì)上的深度融合，結(jié)合一體化處理軟件，由一臺(tái)制導(dǎo)控制組件實(shí)現(xiàn)原來多種設(shè)備的功能。

本文利用ZYNQ的性能，解決了高速與微型的矛盾，成功研制出了集高速度、高精度、小型化、集成式于一體的基于ZYNQ平臺(tái)的一體化控制組合，并通過了地面的性能測(cè)試。

2.一體化控制組合總體設(shè)計(jì)

以低成本、通用化、集成式、模塊化制導(dǎo)控制組合設(shè)計(jì)和研制為需求，開展基于ZYNQ平臺(tái)的一體化控制組合技術(shù)研究，構(gòu)建一體化制導(dǎo)控制組合統(tǒng)型技術(shù)指標(biāo)體系，突破傳統(tǒng)的總體方案與架構(gòu)設(shè)計(jì)思想，打破傳統(tǒng)的以功能劃分的各子系統(tǒng)為基礎(chǔ)進(jìn)行單獨(dú)設(shè)計(jì)的思路，采取硬件資源統(tǒng)籌規(guī)劃，以功能模塊化、通用化、組合化為設(shè)計(jì)理念，建立電氣、通信、機(jī)械接口、軟件架構(gòu)等設(shè)計(jì)與應(yīng)用規(guī)范體系，將各子系統(tǒng)中的電子設(shè)備接口軟硬件進(jìn)行集成設(shè)計(jì)，減少系統(tǒng)內(nèi)冗余器件，減小主控組件體積、降低設(shè)計(jì)成本，提高系統(tǒng)的基本可靠性和環(huán)境適應(yīng)性。

一體化控制組合設(shè)備內(nèi)部劃分為SoC控制模塊、配電時(shí)序模塊、舵機(jī)功放模塊。各模塊功能獨(dú)立、通用，接口統(tǒng)一、標(biāo)準(zhǔn)。適應(yīng)系統(tǒng)CAN總線架構(gòu)，設(shè)備對(duì)外接口主要為配電電源、通信接口、PWM舵機(jī)接口、時(shí)序接口、模擬采集接口等。

圖1　一體化控制組合原理框圖

3.方案設(shè)計(jì)

在一體化控制組合方案設(shè)計(jì)之前，要對(duì)控制組合的任務(wù)和實(shí)現(xiàn)的目標(biāo)作需求分析。根據(jù)總體的要求、控制對(duì)象的復(fù)雜程度以及控制規(guī)律的運(yùn)算數(shù)據(jù)量大小，選擇控制周期；按照控制周期內(nèi)控制計(jì)算量來確定彈上計(jì)算的類型和運(yùn)算速度，并結(jié)合外部單元確定開關(guān)量接口方案、通訊接口方案、計(jì)算機(jī)組成架構(gòu)以及對(duì)抗干擾因素的考慮，可確定整體的通訊協(xié)議、接口形式以及結(jié)構(gòu)形式。

3.1　SoC控制模塊設(shè)計(jì)

SoC控制模塊的設(shè)計(jì)通常采用自上而下的方法。按照總體需求定義頂層的接口和參數(shù)，再確定底層的子系統(tǒng)或功能。采用Zynq平臺(tái)的一個(gè)特別的優(yōu)勢(shì)就是處理器和可編程邏輯之間的強(qiáng)耦合，即兩者部署于同一芯片上。在PS和PL之間以低延時(shí)，高性能的AXI連接，這允許性能不同的兩種資源可以在系統(tǒng)被分割為軟件和硬件兩部分時(shí)同時(shí)發(fā)揮其最高性能。這是由于與兩者分離設(shè)計(jì)的系統(tǒng)相比，這種模式在通信開銷上有大量減少，同時(shí)大幅降低了系統(tǒng)硬件復(fù)雜程度，提高了系統(tǒng)工作可靠性。

SoC控制模塊主要組成包括：SoC處理器電路和通信接口電路、A/D調(diào)理電路、PWM接口電路、I/O接口電路、備用接口電路等外圍接口電路，模塊原理框圖如圖2所示。

圖2　SoC控制模塊原理框圖

3.2　配電時(shí)序模塊設(shè)計(jì)

配電時(shí)序模塊主要由DC/DC轉(zhuǎn)換電路、轉(zhuǎn)電、斷電控制電路、開關(guān)量驅(qū)動(dòng)電路、狀態(tài)采集電路組成。主要包含以下功能：a)DC/DC轉(zhuǎn)換電路：將28V電源轉(zhuǎn)換為±15V和+5V輸出至SoC控制模塊；b)轉(zhuǎn)電斷電電路：接收轉(zhuǎn)電、斷電指令，完成轉(zhuǎn)電斷電的配電功能；c)時(shí)序輸出電路：采用固體繼電器對(duì)母線電源的正負(fù)分別進(jìn)行管制，采用磁保持繼電器對(duì)關(guān)鍵信號(hào)短路、斷路保護(hù)，同時(shí)實(shí)現(xiàn)狀態(tài)自動(dòng)采集判斷，實(shí)現(xiàn)安全管制功能，增加系統(tǒng)安全性；d)狀態(tài)采集電路：完成時(shí)序狀態(tài)采集監(jiān)測(cè)到SoC控制模塊。

3.3　舵機(jī)功放模塊設(shè)計(jì)

舵機(jī)功放板主要由H橋功率放大電路、二次電源電路及光耦隔離電路等部分組成。主要包含以下功能：a)H橋功率放大電路：接收舵機(jī)控制PWM波信號(hào)，實(shí)現(xiàn)電機(jī)功率驅(qū)動(dòng)；b)二次電源電路：將28V電源轉(zhuǎn)換為15V提供給驅(qū)動(dòng)電路；c)光耦隔離電路：將控制器發(fā)送的PWM控制信號(hào)隔離后發(fā)送給驅(qū)動(dòng)電路。

3.4　結(jié)構(gòu)設(shè)計(jì)

基于ZYNQ平臺(tái)的一體化控制組合由時(shí)序電源模塊、SOC控制模塊、舵機(jī)功放模塊組成，三部分結(jié)構(gòu)設(shè)計(jì)為層疊堆棧形式，結(jié)構(gòu)緊湊，可擴(kuò)展性強(qiáng)，方便后續(xù)產(chǎn)品升級(jí)。為滿足惡劣環(huán)境工作可靠性，對(duì)安裝殼體進(jìn)行局部加強(qiáng)，改善印制板的振動(dòng)環(huán)境。為了合理控制系統(tǒng)熱性能、ZYNQ芯片部分增加導(dǎo)熱墊，將發(fā)熱量大的器件直接與上蓋板直接接觸，通過殼體進(jìn)行散熱。

4.軟件框架和應(yīng)用功能實(shí)現(xiàn)

一體化控制組合軟件主要有以下幾部分：ZYNQ-7000芯片配置、內(nèi)部AD、片外AD、時(shí)鐘分頻、時(shí)序輸入接口、時(shí)序輸出接口、PWM控制等。一體化控制組合軟件開發(fā)環(huán)境為Vivado2015.4及SDK，IP核使用Verilog硬件描述語言，F(xiàn)PGA軟件采用Block實(shí)現(xiàn)方式。

4.1　基于AXI總線外圍接口IP核設(shè)計(jì)

在SOC系統(tǒng)設(shè)計(jì)中，高級(jí)微控制器總線結(jié)構(gòu)（Advanced Microcontroller Bus Architecture，AMBA）被廣泛采用，已經(jīng)迅速成為SOC結(jié)構(gòu)和IP 核開發(fā)的標(biāo)準(zhǔn)。AXI4、AXI4-Lite、AXI4-Stream這三種總線標(biāo)準(zhǔn)是AMBA4.0的重要組成部分。AXI4總線有助于最大化性能和能效；AXI4-Lite總線和AXI4-Stream總線亦可以在特定應(yīng)用中簡(jiǎn)化數(shù)據(jù)傳輸通道設(shè)計(jì)[1]。

為簡(jiǎn)化ZYNQ處理器對(duì)外圍慢速接口處理，一體化控制組合SoC控制模塊通過ZYNQ處理器的PL端口FPGA資源擴(kuò)展外圍接口，如模擬量采集芯片AD7656讀寫控制、開關(guān)量接口擴(kuò)展及防抖處理、PWM信號(hào)輸出等均通過基于AXI4-Lite總線的外圍接口IP核實(shí)現(xiàn)。ZYNQ處理器ARM端直接通過地址讀寫即可實(shí)現(xiàn)狀態(tài)判斷及輸入輸出控制，大大簡(jiǎn)化了ARM端驅(qū)動(dòng)程序復(fù)雜度。

4.2　FPGA配置與功能模塊設(shè)計(jì)

FPGA軟件采用模塊化設(shè)計(jì)方式，其中ZYNQ模塊為處理器模塊，內(nèi)部通過圖表方式實(shí)現(xiàn)對(duì)處理器芯片各個(gè)參數(shù)的配置。其他外圍接口部分通過各個(gè)獨(dú)立的IP核實(shí)現(xiàn)，每個(gè)功能的IP核為一個(gè)可視化模塊。各個(gè)IP核模塊地址分配按照技術(shù)要求進(jìn)行。

FPGA軟件設(shè)計(jì)部分完成后，通過Vivado2015.4軟件生成可執(zhí)行文件。同時(shí)對(duì)綜合后結(jié)果以及布局布線后的結(jié)果進(jìn)行驗(yàn)證復(fù)核。FPGA占用資源見圖3。

4.3　ARM驅(qū)動(dòng)程序設(shè)計(jì)

Xilinx的SDK開發(fā)工具提供了針對(duì)ZYNQ平臺(tái)的BSP包，BSP包含了ARM的外設(shè)接口驅(qū)動(dòng)，BSP提供的ARM外設(shè)驅(qū)動(dòng)代碼用C編寫，移植方便，F(xiàn)PGA部分IP核接口按照地址操作即可實(shí)現(xiàn)接口控制。

ZYNQ是以ARM為核心的FPGA，平臺(tái)引導(dǎo)時(shí)，先引導(dǎo)ARM核，由ARM配置引導(dǎo)其他部分。引導(dǎo)的主要內(nèi)容是引導(dǎo)ARM程序和FPGA的BIT配置文件。圖4為引導(dǎo)和配置過程[2]。

圖3　FPGA資源利用情況

圖4　ZYNQ引導(dǎo)和配置過程

4.4　硬件和軟件聯(lián)調(diào)

軟件和硬件調(diào)試分別通過后，就可在樣機(jī)產(chǎn)品上進(jìn)行軟件和硬件的聯(lián)調(diào)。開展硬件性能測(cè)試、軟件性能測(cè)試、流程測(cè)試、系統(tǒng)對(duì)接等測(cè)試，完成基于ZYNQ平臺(tái)的一體化控制組合。

5.結(jié)束語

本文以基于ZYNQ平臺(tái)的一體化控制組合為例，以ZYNQ系列多核SoC處理器為核心開發(fā)了一體化控制組合，并進(jìn)行了產(chǎn)品的軟硬件設(shè)計(jì)，通過了地面的性能測(cè)試和流程測(cè)試。但在正式應(yīng)用之前，還需經(jīng)過充分的試驗(yàn)和測(cè)試驗(yàn)證（如振動(dòng)試驗(yàn)、沖擊試驗(yàn)、溫度循環(huán)試驗(yàn)、系統(tǒng)對(duì)接試驗(yàn)等），同時(shí)要經(jīng)過必要的工程化過程，希望能夠在同類產(chǎn)品或其他型號(hào)產(chǎn)品中得到更廣泛的應(yīng)用。

[1]任華鋒,王晉華,孫振.基于ZYNQ嵌入式小型化繼電保護(hù)平臺(tái)設(shè)計(jì)實(shí)現(xiàn)[J].工業(yè)控制.2016:70.

[2]王浩宇,漆晶,譚歆.基于 Zynq－7000 的視頻采集平臺(tái)設(shè)計(jì)[J].工業(yè)控制計(jì)算機(jī),2017(12)55-56.