電網(wǎng)電能質(zhì)量遠(yuǎn)程監(jiān)測系統(tǒng)設(shè)計

薛萍　王亞彬　王宇　鄒學(xué)州　姚娟

摘要：針對電能質(zhì)量諧波檢測時，非同步采樣會引起頻譜泄露和譜間干擾的問題，提出了一種基于FPGA的電網(wǎng)電能質(zhì)量遠(yuǎn)程監(jiān)測系統(tǒng)。本系統(tǒng)采用硬件鎖相同步頻率跟蹤技術(shù)，對三相電壓、電流進(jìn)行同步采樣，減少頻譜泄露和譜間干擾，采用FPGA片上FFT IP核實現(xiàn)256點的諧波運(yùn)算，同時利用SOPC技術(shù)嵌入Nios II軟核處理器讀取有效值和諧波運(yùn)算結(jié)果，通過Marvell88E1111以太網(wǎng)絡(luò)芯片把數(shù)據(jù)傳輸?shù)缴衔粰C(jī)，對數(shù)據(jù)進(jìn)一步處理與顯示，進(jìn)而達(dá)到對電能質(zhì)量參數(shù)遠(yuǎn)程監(jiān)測的目的。

關(guān)鍵詞：FFT；Nios II；以太網(wǎng)；電能質(zhì)量；FPGA

DOI：10.15938/j.jhust.2018.01.022

中圖分類號： TM933

文獻(xiàn)標(biāo)志碼： A

文章編號： 1007-2683（2018）01-0122-05

Abstract：This paper designed the power quality remote monitoring system based on FPGA. The system uses hardware phaselocked frequency tracking technology for Synchronous sampling of the threephase voltage， current， reducing leakage and spectral interference between spectrums. This system uses FPGA's FFT IP core to complete 256 points of the harmonic operation and uses SOPC and Nios II softcore embedded processor to read data collected and harmonic operation results， combining with Marvell88E1111 network chip to transmit data to the host computer. The host computer process and data further， thus achieving power quality parameters for remote monitoring purposes.

Keywords：FFT； Nios II； ethernet； power quality； FPGA

0引言

隨著電力電子技術(shù)的發(fā)展和應(yīng)用，在輸配電設(shè)備中存在著大量的非線性的電力電子設(shè)備，不可避免的產(chǎn)生諧波電流，引起電壓波形畸變，嚴(yán)重的影響電力系統(tǒng)的正常運(yùn)行，因此需要對電能質(zhì)量進(jìn)行實時的監(jiān)測分析[1]。國內(nèi)電能質(zhì)量監(jiān)測裝置大多采用DSP作為主控制芯片與高精度A/D采集芯片配合使用的方案，使用A/D轉(zhuǎn)換芯片對多路電流電壓進(jìn)行采集，通過DSP軟件編程進(jìn)行電能質(zhì)量的分析。但是DSP是單線程運(yùn)行方式，在對多點進(jìn)行快速傅里葉變換時，實時性不高。隨著FPGA技術(shù)的發(fā)展，其強(qiáng)大的并行處理能力逐漸凸現(xiàn)出來，本文提出了基于FPGA和SOPC系統(tǒng)的電能質(zhì)量分析系統(tǒng)設(shè)計，將Nios II處理器與用戶自定義邏輯結(jié)合構(gòu)成一個基于FPGA的片上系統(tǒng)，大大減少了設(shè)計成本與時間[2-4]。

本系統(tǒng)主控制FPGA采用ALTERA的Cyclone IV EP4CE115F29芯片進(jìn)行設(shè)計，數(shù)據(jù)采集芯片采用ADS8364，其能實現(xiàn)16位的路通道數(shù)據(jù)同步采樣，硬件鎖相倍頻采用CD4046加分頻器來實現(xiàn)，數(shù)據(jù)采集與存儲、FFT諧波運(yùn)算、有效值運(yùn)算、頻率檢測統(tǒng)一由有限狀態(tài)機(jī)來進(jìn)行時序控制，實現(xiàn)了對電網(wǎng)電能的頻率、電壓電流有效值、功率和各次諧波等電能參數(shù)的實時遠(yuǎn)程監(jiān)測。

1系統(tǒng)總體設(shè)計

本監(jiān)測系統(tǒng)主要由信號調(diào)理模塊、AD轉(zhuǎn)換模塊、過零檢測模塊、鎖相倍頻模塊、有限狀態(tài)機(jī)模塊、頻率檢測模塊、FFT模塊、有效值模塊、MAC模塊、以太網(wǎng)模塊和上位機(jī)等模塊組成。三相電壓電流六路信號經(jīng)過電壓互感器和電流互感器將大電壓大電流轉(zhuǎn)換成弱電信號，然后進(jìn)行數(shù)字抗混疊濾波電路處理，濾除對后續(xù)FFT產(chǎn)生干擾的高頻諧波，最后通過電平提升電路將信號提升到A/D模塊合適的輸入量程，提供給數(shù)模轉(zhuǎn)換模塊進(jìn)行轉(zhuǎn)換和處理。同時經(jīng)濾波后的另一路信號作為過零檢測模塊的輸入信號，過零檢測電路輸出與電網(wǎng)頻率相同的方波信號，并利用鎖相倍頻模塊實現(xiàn)同步采樣控制，A/D轉(zhuǎn)換模塊對輸入的工頻信號每周期進(jìn)行256點采樣。頻率檢測模塊對過零檢測模塊輸出的方波信號進(jìn)行檢測，采用頻率周期測量法，對電網(wǎng)頻率進(jìn)行測量。模數(shù)轉(zhuǎn)換結(jié)果緩存在輸入雙口RAM中，并行6通道FFT IP核模塊和有效值模塊讀取緩存數(shù)據(jù)并分別進(jìn)行每路256點的快速傅里葉變換和有效值運(yùn)算，將處理數(shù)據(jù)緩存在輸出雙口RAM中。當(dāng)輸入和輸出雙口RAM中數(shù)據(jù)準(zhǔn)備完成后，以中斷的方式通知Nios II處理器讀取數(shù)據(jù)，并通過以太網(wǎng)的方式傳輸?shù)缴衔粰C(jī)對數(shù)據(jù)進(jìn)一步處理。系統(tǒng)總體設(shè)計如圖1所示。

2主要功能模塊設(shè)計

2.1頻率檢測與鎖相倍頻模塊

頻率測量的方法一般有周期測量法、頻率測量法、正交去調(diào)制法等方法[5-7]，其中周期測量法是高頻的基準(zhǔn)頻率源fs作為基準(zhǔn)，用基準(zhǔn)頻率源對Nx個周波長度的待測信號計數(shù)，則根據(jù)計數(shù)值Ns，可得被測信號源頻率fx 為fx=（fsNx）/Ns。由于電網(wǎng)頻率在50Hz左右，頻率較低，并且本FPGA系統(tǒng)的工作時鐘為100MHz，所以采用周期測量法可實現(xiàn)較高的測量精度。

由于電網(wǎng)的頻率可能發(fā)生漂移，在50Hz頻率上下波動，為了保證對輸入信號進(jìn)行每周期256點采樣，所以采用硬件鎖相環(huán)對頻率進(jìn)行實時跟蹤[8-11]，如圖2所示。本鎖相倍頻模塊由CD4046鎖相環(huán)芯片和二進(jìn)制計數(shù)器CD4020共同構(gòu)成，過零檢測模塊輸出的方波信號連接到CD4046的Freq輸入端，CD4046的輸出端連接到14級二進(jìn)制計數(shù)器CD4020的時鐘引腳，然后通過4位撥碼開關(guān)選擇Q7～Q10其中一個反饋到CD4046的輸入引腳，進(jìn)行設(shè)置128、256、512、1024四種倍頻比，在此選擇256，進(jìn)行256點采樣，鎖相倍頻后信號最終由PLL_out端輸出，這里鎖相倍頻電路的輸出信號沒有直接連接到ADS8364的觸發(fā)引腳，而是輸入到FPGA，再由FPGA產(chǎn)生觸發(fā)信號。所以ADS8364的采樣觸發(fā)頻率約為12.8kHz（50Hz×256=12.8kHz）。

2.2A/D轉(zhuǎn)換模塊

ADS8364包括6個16位，250kHz的ADC（模擬到數(shù)字轉(zhuǎn)換器），6個全差分輸入通道分成兩對高速同步信號采集。輸入到采樣和保持放大器為全差分和保持差速器的輸入ADC，在50kHz的情況下提供了80dB的共模抑制。該ADS8364提供了一個靈活的高速并行接口用直接地址方式，一個循環(huán)，和一個FIFO模式。每個通道輸出數(shù)據(jù)為一個16位的字[12-14]。6個通道被分成3個通道對A、B、C，每個通道對的采樣控制信號分別為HOLDA，HOLDB，HOLDC，由于要進(jìn)行6通道并行同步采樣，所以將3個控制信號連接在一起組成HOLDX，統(tǒng)一進(jìn)行采樣控制。ADS8364工作的5MHz外部時鐘由FPGA進(jìn)行時鐘分頻獲得，完成一次采樣轉(zhuǎn)換最多需要20個時鐘周期，約為4μs，ADS8364的采樣觸發(fā)頻率約為12.8kHz，即每隔78.1μs進(jìn)行一次觸發(fā)采樣，完全滿足采樣要求。具體由時序邏輯控制采樣過程為，當(dāng)采樣觸發(fā)信號上升沿到來時，拉低HOLDX至少20ns，啟動采樣（6個通道同時進(jìn)行采樣），當(dāng)轉(zhuǎn)換完成后，轉(zhuǎn)換數(shù)據(jù)緩存在6個寄存器中，將 RD至少要拉低50ns，完成一次讀取操作，并且在下一次讀取操作前要至少保持30ns的高電平，讀取模式設(shè)置為循環(huán)周期讀取模式，所以通過6次拉低拉高RD信號來實現(xiàn)對6路轉(zhuǎn)換的讀取。ADS8364的控制時序如圖3所示。

2.3有限狀態(tài)機(jī)與FFT模塊

有限狀態(tài)機(jī)控制模塊實現(xiàn)對AD數(shù)據(jù)采集與轉(zhuǎn)換、數(shù)據(jù)緩存、FFT與有效值處理模塊的控制。有限狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖如圖4所示。鎖相倍頻觸發(fā)信號到來之前，一直處于初始狀態(tài)S0，當(dāng)檢測到觸發(fā)信號上升沿到來時進(jìn)入S1狀態(tài)，拉低HOLDX一段時間，啟動AD轉(zhuǎn)換，隨后無條件轉(zhuǎn)入S2狀態(tài)，在S2狀態(tài)循環(huán)等待EOC，即進(jìn)入數(shù)據(jù)轉(zhuǎn)換狀態(tài)，當(dāng)EOC變?yōu)榈碗娖綍r，表示轉(zhuǎn)換結(jié)束，無條件轉(zhuǎn)入S3狀態(tài)，否則在S2狀態(tài)持續(xù)等待[15]。在S3狀態(tài)讀取AD轉(zhuǎn)換結(jié)果，并存入輸入雙口RAM中。S3在下一個時鐘到來時進(jìn)入S4狀態(tài)，在S4狀態(tài)判斷輸入雙口RAM是否存滿，若存滿，則發(fā)出存滿指示信號，進(jìn)入S5狀態(tài)，否則持續(xù)S2、S3、S4狀態(tài)直至存滿RAM。S5狀態(tài)輸出啟動信號，用來啟動FFT模塊和有效值處理模塊，然后進(jìn)入S6狀態(tài)，在S6狀態(tài)等待FFT模塊和有效值處理模塊完成信號finish的到來，隨后進(jìn)入S7狀態(tài)，輸出高電平給UNLOAD信號，卸載 FFT模塊變換得到的數(shù)據(jù)，當(dāng)unload_over信號為高電平說明卸載完成進(jìn)入S8狀態(tài)，準(zhǔn)備下一輪轉(zhuǎn)換，否則在S7狀態(tài)持續(xù)等待。在S8狀態(tài)對CNT開始計數(shù)，若CNT等于6，對其清零并跳進(jìn)S4狀態(tài)，若小于6則跳進(jìn)S5狀態(tài)。

FFT模塊使用的是Altera公司的FFT IP核，目標(biāo)器件選擇Cylone IV系列，變換長度選擇256點，輸入、輸出位寬精度和旋轉(zhuǎn)因子的位寬精度都選擇16位。選用此FFT IP模塊能夠縮短FPGA的設(shè)計周期和成本，提高系統(tǒng)的性能和可靠性。

2.4以太網(wǎng)傳輸模塊

以太網(wǎng)模塊由數(shù)據(jù)鏈路層（MAC）和物理層（PHY）組成，其中MAC使用的是FPGA提供的三速以太網(wǎng)MAC IP核控制器，PHY物理層選擇的是Marvell 88E1111千兆以太網(wǎng)網(wǎng)絡(luò)芯片[16]。MAC IP核通過Avalon總線與Nios II處理器相連接，當(dāng)Nios II處理器對采集的數(shù)據(jù)進(jìn)行預(yù)處理后，通過MAC層根據(jù)TCP/IP協(xié)議棧對數(shù)據(jù)進(jìn)行打包、組幀、校驗等處理后，通過GMII接口傳輸給物理層PHY[17-18]，將數(shù)據(jù)發(fā)送到上位機(jī)進(jìn)行處理，實現(xiàn)對電能參數(shù)的遠(yuǎn)程監(jiān)控。其中Nios II處理器在網(wǎng)絡(luò)傳輸中主要分為3個部分：應(yīng)用程序、TCP/IP協(xié)議和驅(qū)動程序[19]，應(yīng)用程序由用戶調(diào)用協(xié)議棧接口程序來實現(xiàn)以太網(wǎng)數(shù)據(jù)傳輸，而以太網(wǎng)驅(qū)動程序為上層協(xié)議與三速以太網(wǎng)IP核架起了橋梁。千兆以太網(wǎng)設(shè)計框圖如圖5所示。

3系統(tǒng)軟件設(shè)計

軟件部分包括有限狀態(tài)機(jī)控制模塊程序、Nios II處理器運(yùn)行程序和上位機(jī)模塊3個部分。有限狀態(tài)機(jī)控制模塊使用Verilog HDL語言進(jìn)行編寫，主要包括AD采樣轉(zhuǎn)換控制模塊、輸入輸出RAM控制模塊、FFT控制模塊、有效值控制模塊等控制邏輯。數(shù)據(jù)采集與存儲、FFT與有效值運(yùn)算都在有限狀態(tài)機(jī)的控制下有序進(jìn)行。Nios II處理器運(yùn)行程序由C/C++語言編程實現(xiàn)，主要包括初始化模塊、對中斷的響應(yīng)和對數(shù)據(jù)的以太網(wǎng)傳輸。當(dāng)頻率檢測模塊完成頻率檢測或是輸出緩存存滿時，以中斷的方式通知Nios II處理器對數(shù)據(jù)進(jìn)行讀取，同時在Nios II處理器上嵌入應(yīng)用程序、TCP/IP協(xié)議和PHY芯片的驅(qū)動程序，來實現(xiàn)數(shù)據(jù)與上位機(jī)的傳輸。本系統(tǒng)的上位機(jī)采用的是美國NI公司開發(fā)的面向計算機(jī)測控領(lǐng)域的虛擬儀器軟件開發(fā)平臺LabVIEW [20]，利用豐富的版面功能和庫函數(shù)來實現(xiàn)電能質(zhì)量參數(shù)的計算與直觀顯示。

4測試實驗及誤差分析

利用本系統(tǒng)設(shè)計搭建實驗平臺，對電能質(zhì)量參數(shù)：電壓有效值、電流有效值、電網(wǎng)頻率、電壓諧波進(jìn)行了測量，并與標(biāo)準(zhǔn)電能質(zhì)量分析儀進(jìn)行對比。表1為電壓電流有效值對比結(jié)果，表2為電壓諧波測量對比結(jié)果。

由表1可以看出電壓有效值測量誤差小于0.2%，電流有效值測量誤差小于0.5%。表2可以看出，當(dāng)諧波分量幅值較大時，測量精度較高，但對于較高次諧波，隨著幅值減小，測量精度較差。其中對頻率測量結(jié)果的相對誤差小于0.02%，精度較高，本文未列出具體數(shù)值。

從以上對電能質(zhì)量各個參數(shù)的測量可以看出，本系統(tǒng)仍然存在測量誤差，精度不高的問題。可能與以下幾個方面有關(guān)。第一是在信號調(diào)理模塊利用電壓互感器、電流互感器和濾波器對電壓電流信號進(jìn)行處理時，引入誤差。第二是在利用A/D進(jìn)行模數(shù)轉(zhuǎn)換時，引入量化誤差。第三點是對進(jìn)行FFT的采樣點數(shù)較少，如果增加采樣點數(shù)如512、1024點進(jìn)行采樣，能夠提高測量精度。

5結(jié)論

本文提出了一種基于FPGA的電能質(zhì)量遠(yuǎn)程監(jiān)測系統(tǒng)，分利用了FPGA強(qiáng)大的并行處理能力和高度集成的特點。運(yùn)用硬件鎖相環(huán)技術(shù)實現(xiàn)了對三相電壓電流的同步采樣，在有限狀態(tài)機(jī)的整體控制下對數(shù)據(jù)進(jìn)行諧波和有效值運(yùn)算，并利用千兆以太網(wǎng)芯片將數(shù)據(jù)傳輸?shù)缴衔粰C(jī)進(jìn)行處理與顯示。實現(xiàn)了對電網(wǎng)電能的頻率、電壓電流有效值、功率和各次諧波等電能參數(shù)的實時遠(yuǎn)程監(jiān)測。

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（編輯：溫澤宇）