數字化干涉儀測角技術

丁孝永 童 瓊

（北京無線電計量測試研究所，北京 100039）

1引言

干涉儀測角技術具有測角范圍寬、精度高、適應信號能力強、校準方便等優點，是無線電測角的重要技術之一，可將其延伸為瞬時測頻技術，在無線測角領域有廣泛的應用［1］。傳統的干涉儀測角通常采用模擬器件，其鑒相精度由于受到器件限制普遍不高，數字式干涉儀測角采用了數字鑒相技術，較模擬器件而言，鑒相精度得到大大提高，從而提高干涉儀測角的性能。

2 相位干涉儀測角原理

干涉儀測角原理如圖1所示，信號從與天線視軸夾角為θ的方向入射到天線A、E兩端，電磁波達到兩個天線的波程差為Dsin（θ），則由波程差引起的相位差為：

不考慮接受信道對信號的附加相移，則兩個信號最后經過鑒相器就可以測出這個相位差Φ，進而可以通過角度變換得到目標信號的到達方位θ。傳統的鑒相器采用模擬器件，精度差，數字干涉儀鑒相算法基于中頻信號處理，相比模擬器件而言提高鑒相精度。本文采用時域數字鑒相算法。

設相鄰天線接收到的信號經過解析變換后A路信號為s（t）、E路信號為s（t+τ），其中：

式中：f0——信號載頻。

A路信號和E路信號的共軛相乘得：

式中：*——取共軛；Φ——相鄰通道的相位差。

通過一定時間的相位累積N，可以得到精確的相位差信息。其中解析信號為Φ的離散表示為：

式中：N——信號采樣點數。

對信號進行累積平均，通常直接求angle[Φ(n)]，再求其平均值，如果采樣為2048個點，則需分別求2048次的angle（）值，然后進行平均，此方法運算量較大，通常工程上采用向量累積平均，只需要做N次向量加法，做一次angle（）運算就可以了，即：

3 數字干涉儀測角的總體方案

通過對數字鑒相算法的理論分析，數字鑒相原理如圖2所示。高速A/D對模擬中頻信號直接進行采樣，采樣后的信號功分兩路分別與數字本振產生的正交信號進行相乘，得到正交下變信號，分別經數字低通濾波和R倍抽取后送至數字鑒相器進行鑒相，得到所需的相位差值。

3.1 數字鑒相器的FPGA實現

文中采用Xilinx的XC6VLX240T芯片實現數字干涉儀測角，該芯片資源豐富，可滿足需求。數字鑒相系統實現中，采樣輸入2路信號，經過正交變頻，低通濾波，送入cordic IPcore計算測量兩路之間的相差值，累計平均即可。實現過程中，利用了FPGA的IP Core：DDS Complier（正交本振產生），Multiplier（乘法器），FIR Complier（低通濾波器），Cordic[2］。

信號經AD采集后，在FPGA中與本地數字正交信號混頻，經過低頻濾波處理后，送入FPGA的cordic IP core模塊，得到輸入信號與本振信號的相位差。具體實現的原理框圖如圖3所示。

假設一路輸入載波信號為 f=Asin(w0t+φ1)，則其與數字正交本振混頻后結果，通過積化和差公式計算可得式（7）和式（8）。對正交混頻信號進行低-φ0)，送入Cordic模塊后，可得到相位差 φ1-φ0。FPGA實現時設置IP core屬性為tan模式，可忽略幅度的影響，輸出范圍是［-180o180o］。

假設另一路輸入載波信號為 f=Asin(ω0t+φ2)，則同理可得相差φ2-φ0。將上述兩路輸出結果相減，可得輸入回波信號的相差φ2-φ1。

同理可增加外部輸入源，測量兩路之間相差值。

3.1.1 采樣數據處理

模擬信號經過ADC器件采樣后轉為數字信號，若選擇采樣率為1.6GHz，可對輸入＜800MHz的信號進行處理（若要提高輸入信號的頻率，可提高ADC器件的采樣率）。ADC器件本身有1：2降速功能，可以將單路數據率降為800Msps，分兩個端口以DDR模式輸出，因此ADC向FPGA提供的源同步時鐘頻率為200MHz。在FPGA內，使用自帶的DDR接收模塊，設計約束使數據同步，以滿足建立保持時間。

3.1.2 數字下變頻

數字下變頻實現中，采用Xilinx公司的DDS IP-core生成兩路互相正交的數字本振信號，可以通過修改參量改變輸出的信號頻率，以適用于不同輸入信號頻率。乘法器選用12bit寬的multiply IPcore來實現。低通濾波器選用FIR IP core，可在matlab中設計實現濾波器系數，生成.coe文件。在IPcore的屬性設置中調用此文件即可。經由濾波后輸出的正交信號送入cordic模塊，計算相差值。

如若改變載波頻率 fc時（需滿足耐奎斯特采樣定理條件 fs≥2fc），可通過控制更改數字鑒相模塊中正交本振信號的頻點輸出，這樣鑒相系統可適用于不同的載波輸入頻率。

3.1.3 改進Cordic算法

Cordic模塊的相角輸出設置為25位寬的帶符號浮點數，一位符號位，22位小數位，相角使用以π為單位的補碼表示，理論精度可達π/222。

噪聲的影響可能導致測量結果有一定的偏差，故可將Cordic模塊輸出的相差進行累計平均，提高算法的抗噪性，如式（6）所示。但Cordic模塊輸出的相角是在±π之間，由于信號的周期性，多個相角累計求和時存在一定的模糊度。比如-179°/π與179°/π之間相差2°，而在累計取平均進行相加運算時，結果為0，影響了正確測量。為解決跨周期的模糊問題，我們采用比較方式，將需要累計的數據Pi都與第一個數據P1相減求差，若差值大于π，則將其Pi減去2π；若差值小于-π，則將其Pi加上2π。通過上述處理后的Pi值再進行累計取平均運算，得到精確的相角值。將得到的相角值，進行相減運算，可得到輸入信號載波的相差值。

FPGA系統時鐘采用200MHz，整個過程的流水延遲59級，速度快且精準，將FPGA中獲取的相差值φ2-φ1，由式（1）可計算干涉儀信號入射角度θ。

3.2 擴展應用

數字鑒相器不僅可以處理連續的信號波形輸入，而且可以適用于脈沖調制信號，且可以實現與上位機實時通信，進行數據處理。只需要在FPGA系統中增加數字檢波模塊和接口通信模塊。信號經AD采集后，變成數字信號，在FPGA中進行數字檢波處理可得到脈沖包絡，檢測到脈沿后實時進行數字鑒相，并將結果回傳給上位機進行數據處理。為提高干擾性能，可在FPGA內部將實時獲取的多個鑒相結果累計取平均。實現框圖如圖4所示。

3.2 測試結果

將實現的鑒相系統，應用于某被動導引頭項目，以校準的方式測量相差結果，因為外部輸入到鑒相系統存在固有相差，測量時需要校準。改變輸入信號的相位差，鑒相系統計算獲得相位差后，回傳給上位機，可顯示在軟件界面。實際測量的相位差與理論值偏差小于0.2°。測試結果見表1。

表1 實測結果表

4 結束語

通過數字鑒相算法實現的數字式干涉儀測角[4，5］是數字接收機的關鍵技術，本文采用時域數字鑒相算法，在Xilinx公司的FPGA芯片上實現了雙路數字鑒相，其鑒相誤差小于0.2°，具有較高的鑒相精度，與傳統模擬鑒相系統相比，其鑒相精度高，系統處理時間快，能夠滿足實時性要求，該方法可以擴展到多通道的數字鑒相系統，對多通道數字式干涉儀測角系統的研制具有重要的意義。

［1］ 何曉明，趙波.基于數字干涉儀的無源測向技術研究［J］.中國電子科學研究院學報，2008(05)：460～463.

［2］ 胡宗愷，饒志宏.高精度數字鑒相技術的FPGA實現［J］.通信技術，2010，12(43)：177～179.

［3］ 史毅俊，朱杰.CIC濾波器的優化設計及FPGA實現.電子測量技術［J］.2007，30(3)：88～90.

［4］ 秦明偉，李德建，姚遠程.軟件無線電數字下變頻及抽取技術研究［J］.通信技術，2008，41(09)：84～88.

［5］ 王雷，李玉柏，潘軍.CORDIC算法在跟蹤環中的應用與FPGA 實現［J］.通信技術，2010，43(07)：8～10.