基于Cadence軟件高速PCB設(shè)計的信號完整性仿真

鄧素輝， 譚子誠， 鄢秋榮， 劉明萍， 周輝林

(南昌大學(xué) 信息工程學(xué)院，南昌 330031)

0 引 言

隨著電子產(chǎn)品朝著高速率、高密度、小體積的方向發(fā)展，電子系統(tǒng)設(shè)計領(lǐng)域已經(jīng)進(jìn)入GHz及以上的設(shè)計領(lǐng)域。印制電路板(Print Circuit Board, PCB)作為電子系統(tǒng)的載體，也正朝著布線密度增加，疊層數(shù)增加，信號工作頻率變得更高的方向發(fā)展。高速PCB的導(dǎo)線互連和板層特性對系統(tǒng)的影響已不能被忽略，PCB的電氣特性成為影響系統(tǒng)性能的最重要因素。如果在高速PCB系統(tǒng)設(shè)計過程中處理不當(dāng)，會導(dǎo)致系統(tǒng)出現(xiàn)信號串?dāng)_、反射、時序等信號完整性問題[1]，嚴(yán)重時可能導(dǎo)致設(shè)計出來的電路板不能工作。為了避免此類問題，在PCB生產(chǎn)前，高速PCB系統(tǒng)設(shè)計中開展信號完整性仿真已成為一種必要的趨勢。

1 信號完整性問題

信號完整性(SI)是指信號在信號線上傳輸質(zhì)量的好壞。發(fā)送端發(fā)出的信號可以被接收端正確接收，而且保證邏輯電平和時序的正確性，則該電路有較好的信號完整性[2]。否則，當(dāng)信號不能正常響應(yīng)時，就出現(xiàn)了信號完整性問題。在高速電路日益發(fā)展下，信號完整性問題主要指的是在高速產(chǎn)品中由互連線引起的所有問題[3]。常見的對高速數(shù)字電路有兩種定義，一是認(rèn)為工作在超過45 MHz的數(shù)字電路占到整個系統(tǒng)電路的1/3，就稱該系統(tǒng)電路為高速電路[4]；二是認(rèn)為，當(dāng)信號的上升/下降沿時間小于6倍的信號傳輸延時，也稱為高速信號[5]。隨著時鐘頻率的快速提高和系統(tǒng)的信號邊沿越來越陡，PCB的印制線互連和板層特性對系統(tǒng)電氣性能的影響也越來越大，此時的連接線是帶有電阻、電容、電感的復(fù)雜網(wǎng)絡(luò)，信號線必須認(rèn)為是傳輸線[6]。我們必須要考慮PCB走線、疊層結(jié)構(gòu)的設(shè)置、網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)等影響信號完整性的因素[7]。傳輸線的模型主要有微帶線和帶狀線[8]。微帶線的特性阻抗表示為：

帶狀線特性阻抗表示為：

式中：εr是電路板材料的相對介電常數(shù)；w是導(dǎo)線寬度；t是導(dǎo)線所用銅皮厚度；h是介電質(zhì)層厚度。

2 信號完整性問題的仿真過程

2.1 仿真軟件的介紹

針對高速PCB板設(shè)計，使用Cadence軟件進(jìn)行SI問題的仿真分析[9]。Cadence公司開發(fā)的SpecctraQuest軟件是一款集成了原理圖構(gòu)思、PCB設(shè)計、PCB SI仿真在內(nèi)的高速系統(tǒng)設(shè)計軟件，能完成PCB布線前后的信號完整性分析[10-11]。主要使用SpecctraQuest菜單下的SigXplor設(shè)計工具仿真實際物理設(shè)計中的各種參數(shù)，進(jìn)行走線拓?fù)浣Y(jié)構(gòu)的編輯，定義和控制特性阻抗、驅(qū)動、負(fù)載類型和數(shù)量等，開展信號仿真分析。圖1給出的是SigXplorer的軟件界面。在這個界面中可以調(diào)出關(guān)鍵信號的網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)。軟件下方的“Results”窗口查看仿真的結(jié)果。“Measurements”窗口用于選擇電磁干擾、反射、串?dāng)_等仿真條件。“Parameters”窗口對拓?fù)浣Y(jié)構(gòu)中的器件參數(shù)進(jìn)行設(shè)置。軟件左側(cè)的工具欄給拓?fù)浣Y(jié)構(gòu)添加的器件模型，包括電容、電阻、激勵源、傳輸線(微帶線和帶狀線)等。

圖1 SigXplorer軟件界面

2.2 以反射的仿真為例，說明PCB SI的仿真過程

信號反射是影響信號完整性的最基本問題之一。傳輸線的阻抗和負(fù)載阻抗不匹配就會導(dǎo)致信號的反射[12]，反射電壓信號幅值由負(fù)載系數(shù)

決定。式中：RL為負(fù)載阻抗；Z0為傳輸線的特性阻抗。當(dāng)RL=Z0時，ρL=0，此時沒有反射。因此，根據(jù)傳輸線的特性阻抗進(jìn)行終端匹配，就能消除反射。當(dāng)阻抗不匹配時，信號發(fā)生發(fā)射，信號中的一些被折回源端。若源端阻抗和傳輸線阻抗不匹配，就會引起再度反射。反射電壓有正負(fù)之分，如果反射的信號很強(qiáng)，會疊加在原始信號上，造成邏輯狀態(tài)混亂，使得接收到錯誤的數(shù)據(jù)，可能會引起延時、過沖/下沖和振鈴現(xiàn)象[13-14]。根據(jù)以上分析，減小和消除反射的方法是根據(jù)傳輸線的特性阻抗在其源端或接收端進(jìn)行阻抗匹配。

下面用Cadence軟件建立一個簡單的反射模型進(jìn)行仿真分析，步驟如下：

(1)首先打開PCB SI仿真軟件，提取一個高速信號線的拓?fù)浣Y(jié)構(gòu)，如圖2所示。U1為驅(qū)動端，信號源為脈沖PULSE,P2為接收端。傳輸線TL2為微帶線，阻抗為55.823 Ω，線長40.435 mm(1 591.921 mil)。這些互連線和器件模型參數(shù)在“Parameters”中進(jìn)行設(shè)置，如圖3所示。

圖2 反射仿真模型

圖3 反射模型互連線和器件模型參數(shù)設(shè)置界面

(2)點擊窗口菜單欄中的“Analyze”，選擇“Preference”，打開Analysis Preferences窗口，設(shè)置激勵信號的參數(shù)，如圖4所示。

圖4 激勵信號的參數(shù)設(shè)置窗口

(3)單擊驅(qū)動元件字符“U1”，彈出“IO Cell(U1)Stimulus Edit”窗口，給驅(qū)動端設(shè)置信號源(如方波信號、上升沿信號、下降沿信號、高電平信號、低電平信號等)。將“Stimulus State”欄的“Pulse”勾上，選擇為方波信號為發(fā)射端波形。

(4)SigXplorer 提供了選擇電磁干擾、反射、串?dāng)_等仿真類型，在“Measurements”中勾選上“Reflection”，來測量反射量。

(5)在菜單欄中選擇“Analyze”，選擇“Simulate”，進(jìn)行仿真。仿真后的波形在Results欄中查看，仿真結(jié)果如圖5所示。由圖可見，未匹配阻抗的接收端信號出現(xiàn)了過沖和下沖，波形出現(xiàn)失真。

圖5 未匹配阻抗的信號反射仿真(藍(lán)色為發(fā)射端波形，紅色為接收端波形)

在仿真軟件中，通過對傳輸線特性阻抗的調(diào)整，阻抗匹配等方式來消除反射，獲得發(fā)射端、接收端更相符的波形。最常用的方法有源端阻抗匹配和終端阻抗匹配的兩類端接方法。

(1)源端阻抗匹配。通過對圖2所示的電路進(jìn)行源端端接匹配，在信號輸出的源端串接一個電阻，如圖6所示。該電阻阻抗加上源端器件的內(nèi)阻要求等于傳輸線阻抗，即內(nèi)阻抗+電阻抗=傳輸線阻抗。本實驗中選取了一個接近傳輸線阻抗的電阻，阻值設(shè)為50 Ω。匹配仿真結(jié)果如圖7所示，輸出波形得到了改善，沒有出現(xiàn)信號過沖和下沖。

圖6 源端阻抗匹配仿真模型

圖7 源端阻抗匹配后的仿真(藍(lán)色為發(fā)射端波形，紅色為接收端波形)

(2)終端阻抗匹配。將圖2所示的電路進(jìn)行終端端接匹配，能夠起到消除信號的反射的作用，端接方式包括上拉電阻匹配、下拉電阻匹配、戴維南端接匹配，如圖8所示。仿真結(jié)果如圖9所示。3種端接方式的輸出的信號沒有出現(xiàn)明顯的過沖和下沖，信號波形沒有失真。在圖9(a)、(b)中，上拉或下拉電阻匹配的方式會將低電平抬高或高電平拉低，使得噪聲容限減小，同時增加直流功耗，這樣的方式適用于多負(fù)載電路中。圖9(c)中，信號的電平均被抬高或拉低，同樣增加了直流功耗，電阻的阻值較難選擇，需要通過仿真結(jié)果來確定阻值大小，適用于多負(fù)載電路中或SSTL/HSTL電路中。

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圖8 3種終端阻抗匹配仿真模型

下一步，比較了不同信號頻率下，這兩類端接方式減少反射的效果。將信號頻率分別設(shè)置為100 MHz和500 MHz，信號模式為“1010 0100 1011”。每種頻率下，分別利用源端阻抗匹配或者終端阻抗匹配的方式來減小反射，接收端波形仿真結(jié)果如圖10、11所示。在100 MHz速率下，兩種匹配方式的接收端接收到的信號波形沒有失真；在500 MHz速率下，兩種匹配波形已經(jīng)失真，但圖11(b)波形失真程度比圖10(b)更小。因此，對于更高速率的信號，終端阻抗匹配減少反射的效果更好。

(a) 上拉電阻匹配

(b) 下拉電阻匹配

(c) 戴維南端接匹配

圖9 3種終端阻抗匹配后的仿真結(jié)果

(a)100 MHz

(b)500 MHz

圖10 不同信號速率下的源端阻抗匹配仿真

2.3 以串?dāng)_的仿真為例，說明PCB SI的仿真過程

當(dāng)電路板上相鄰兩根導(dǎo)線間距很近時，如果一根導(dǎo)線上的信號進(jìn)行傳輸，可能在附近的導(dǎo)線上產(chǎn)生干擾噪聲，這就是串?dāng)_[15]。串?dāng)_可以分為容性串?dāng)_和感性串?dāng)_。

(a)100 MHz

(b)500 MHz

圖11 不同信號速率下終端阻抗匹配仿真

容性串?dāng)_是一根傳輸線上的電壓變化會在被干擾線上引起耦合電流ICm導(dǎo)致電磁干擾。感性串?dāng)_是因為一根傳輸線的電流沿著導(dǎo)線傳輸過程中，它的電磁場變化會在靠近的傳輸線上產(chǎn)生反向的磁場，使得鄰近的傳輸線產(chǎn)生方向相反的耦合電流ILm。容性串?dāng)_和感性串?dāng)_都正比于信號變化率，因而在高速電路設(shè)計中，這種噪聲不可忽略。使用Cadence軟件進(jìn)行串?dāng)_仿真設(shè)置步驟如下：

(1)如圖12所示的電路結(jié)構(gòu)中，OUT1、OUT2分別為兩根相鄰的信號線。類似反射的步驟中，在“Parameters”中設(shè)置互連線和器件參數(shù)，線寬設(shè)為0.203 mm(8 mil)，線間距為0.127 mm(5 mil)；在“Analysis Preferences”中設(shè)置信號參數(shù)。

圖12 串?dāng)_仿真模型

(2)點擊元件OUT1，“Stimulus State”窗口勾選“Pulse”，將干擾源信號設(shè)為方波信號；點擊元件OUT2，在“Stimulus State”中勾選“Quiet Hi”，將受干擾信號設(shè)為高電平信號。

(4)點擊Analyze中的Simulate，仿真結(jié)果如圖13所示。可以看到，受到輸出端OUT1(紅色方波信號)的影響，輸出端OUT2(藍(lán)色高電平信號)的信號在接收端IN2出現(xiàn)了波動，輸出不是平穩(wěn)的高電平信號。

信號之間的串?dāng)_與相鄰兩根信號線的間距有關(guān)，為改善信號質(zhì)量，減小信號之間的串?dāng)_，可以通過加大信號線之間的線間距來實現(xiàn)[16]。將線間距分別設(shè)為1倍線寬0.23 mm (8 mil)、2倍線寬0.406 mm(16 mil)、3倍線寬0.670 mm(24 mil)，仿真結(jié)果如圖14所示。可以看到，隨著線間距的增加，相鄰信號線之間的串?dāng)_也逐漸減小。當(dāng)線間距大于2倍線寬時，信號間的串?dāng)_可以減少到最小[圖14(c)]。

圖13 串?dāng)_仿真結(jié)果(紅色為干擾源信號，藍(lán)色為受干擾信號)

(a)兩線間距為1倍線寬

(b)兩線間距為2倍線寬

(c)兩線間距為3倍線寬

3 結(jié) 語

使用PCB的信號完整性仿真設(shè)計可以高效的制定或完善約束規(guī)則，優(yōu)化布局布線，確保高速電路設(shè)計的可靠性和縮短開發(fā)周期。實際設(shè)計中，常用能描述器件輸入輸出I/O特性的IBIS模型來反映芯片的電氣接收和驅(qū)動特性的文件格式。該模型記錄了驅(qū)動器的輸出阻抗、輸入負(fù)載、上升/下降時間等參數(shù)，為信號完整性分析提供所需要的參數(shù)信息。在Cadence軟件中，將IBIS模型加載至SpecctraQuest軟件中，轉(zhuǎn)換為模型化DML語言，描述復(fù)雜的I/O結(jié)構(gòu)，再進(jìn)行信號完整性的仿真。

從本文案例仿真實驗過程和結(jié)果可以看出，PCB的信號完整性仿真實驗具有科學(xué)性和直觀可視性，有利于學(xué)生對速數(shù)字電路設(shè)計中有關(guān)信號完整性的知識的學(xué)習(xí)、理解和分析，有利于達(dá)到更好的實驗教學(xué)效果，并讓學(xué)生學(xué)會在電子產(chǎn)品的開發(fā)中使用信號的完整性思維來分析指導(dǎo)高速系統(tǒng)的設(shè)計。

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