一種電離層觀測雷達的數字處理系統設計

李濤，吳瓊之，孫林，彭程飛

（北京理工大學信息與電子學院，北京100081）

相控陣雷達技術開始應用于地球高層大氣探測始于上世紀80年代[1]。經過近三十年的發展，隨著理論研究的逐漸成熟，以相控陣為基礎的高頻相干散射雷達被廣泛應用于地球高層大氣及電離層等離子體特性的研究。其中具有代表性的是“超級雙子極光雷達網（Super Dual Auroral Radar Network）”，該系統在對全球電離層觀測過程中取得相當成就[2-5]。

用于電離層觀測的相控陣雷達一般天線系統尺寸龐大，造價高昂，并且普遍架設于極端環境（高緯度極寒地區）。同時，為了科學研究的需要，雷達的工作模式和信號處理方法需要不斷調整和改進。這決定了雷達的數字處理系統應具備高度集成化、高穩定性、低成本以及靈活易調試等特點。在對早期雷達數字系統充分調研的基礎上，提出一種以FPGA為核心，軟硬件全模塊化的雷達信號處理及控制系統。

1 高頻相干散射雷達系統簡介

一套典型的用于電離層觀測的高頻相干散射雷達系統配備16套由水平極化天線組成的主天線陣列，同時配備由4套同樣的天線組成的副天線陣列[6]。主副天線陣均呈均勻線陣排列。

雷達發射支路由數字系統產生攜帶相位信息的發射波形，經T/R組件完成功率放大后經天線發射；接收支路接收回波信號，經T/R組件直接由數字系統A/D采樣，并在數字系統內部進行波束合成（DBF）處理。系統總體結構如圖1所示。

圖1 系統總體結構圖

2 雷達數字系統

數字系統控制整套雷達系統工作。發射模式下利用DDS技術完成原始信號生成，并根據指定波束方向對原始信號幅度、相位進行校正，將校正完成的多路數字信號通過DAC器件轉換為模擬電壓發送至系統模擬部分。接收模式下利用高速ADC器件采樣多通道回波數據，利用DDS技術完成數字正交下變頻，將多路信號進行數字波束合成處理，并將處理結果打包上傳至計算機。

雷達數字系統關鍵參數指標如表1所示。

表1 雷達數字系統參數

2.1 參數分析

2.1.1 采樣頻率

受電離層特性影響[7]，DAC器件所播放信號頻率為8～20 MHz，依據奈奎斯特采樣定律，采樣頻率至少為信號頻率2倍。為保證DAC播放信號高信噪比，此處確定采樣率為120 MH，精度為12 bit。

ADC器件采集信號頻率范圍為8～20 MHz。為保證較為簡單的與DAC器件實現精確同步，確定DAC器件采樣頻率為60 MHz，兩者采樣率呈整數倍關系。

2.1.2 波束合成

20路接收信號分為主通道和輔通道兩組分別進行波束合成（DBF）處理。DBF處理實質是對各通道數字正交下變頻之后的復信號進行加權（復乘）求和，從而實現陣列天線波束合成[8-11]。主通道需要對16路接收信號進行并行7通道的DBF處理，7個通道按波位序列進行循環切換，最大波位數量為100。因此需要存儲7組16×100的主通道加權矩陣。輔通道需要對4路接收信號進行單通道DBF處理，需要緩存1組4×100的輔通道加權矩陣。加權因子使用復數形式表示，實部虛部各占16 bit，因此總數據量為46.4 kB。FPGA片上存儲資源即可滿足需求。

2.1.3 數據速率

該雷達發射波形為一種被稱為多脈沖序列的調制信號。目標的回波信號經AD采集后，在FPGA內部進行數字波束合成處理，處理結果送交數據打包模塊上傳存儲。因此每個數據包的長度取決于當前多脈沖序列長度。

A/D以60MSps采樣后又經過至少360倍抽取，每一路數據速率最高為166.7 kSps。該系統正常工作時每個多脈沖序列長度為88.8 ms，其中有1.2 ms處于非觀測狀態，處理結果為32 bit數據，可得每個多脈沖序列需要被打包的數據總量約為3.74 Mbit，平均數據速率約為42.1 Mbps。

2.2 硬件設計

數字系統的電路結構如圖2所示。系統采用FPGA為控制核心。FPGA控制A/D芯片完成信號采集；控制D/A芯片完成信號播放；控制時鐘分發芯片生成特定頻率時鐘信號供整個系統使用；通過RS422串口與T/R組件完成信息交互，并發送符合時序要求的開關量信號；接收GPS信號，提取時間信息；控制PCI橋芯片，完成FPGA與計算機的數據通信；通過Flash芯片固化FPGA程序，上電自動加載；通過DDR存儲器實現數據緩存。

圖2 系統電路結構圖

為簡化設計，將上述電路劃分為3塊功能板卡分別實現，分別為信號播放板、信號采集板、同步觸發板。每塊板卡均擁有單獨的FPGA控制核心。為保證在極端環境下系統可正常工作，采用具備高穩定性、高耐用性的CPCI架構整合硬件板卡。各板卡作為標準CPCI子板通過PCI總線實現與計算機通信。該設計在滿足環境需求的同時還具備低成本，易擴展等優良特性。系統硬件構架模型及實物如圖3、圖4所示。

圖3 整機板級模塊組成結構

2.2.1 信號采集與播放

信號采集板卡接收20路接收機發送的模擬信號，采用10片ADI公司AD9269雙通道ADC芯片完成模數轉換。該芯片量化精度達到16 bit，最高采樣速率可達80 Msps，這里采用60 Msps完成數據采樣。為滿足AD芯片差分輸入需求，采用Mini-Circuits公司TC1-1T型號巴倫器件完成信號單端差分轉換，后接RC低通濾波電路抑制帶外干擾。

信號播放板卡需要為發射機提供20路播放信號，采用10片ADI公司AD9116雙通道DAC芯片完成數模轉換。為節約FPGA引腳，雙通道DAC復用一組數據總線。AD9116為差分電流輸出型DAC芯片，同樣使用TC1-1T巴倫器件完成差分電流至單端電壓的轉換。為濾除DAC輸出的階梯波高頻噪聲，巴倫器件后接Mini-Circuits公司無源低通濾波器RLP-40+，該款芯片截止頻率40 MHz，20 MHz頻點處插損僅為0.6 dB。

圖4 數字系統實物

2.2.2 系統同步

高頻相干散射雷達作為相干系統，模擬系統與數字系統、數字系統內部各板卡之間均需嚴格的時鐘同步。設計以低噪聲鎖相環芯片AD9520為核心的時鐘鏈路。該芯片同時具備時鐘分發能力，輸出時鐘抖動小于500 fs，滿足系統對于有效位數要求[12-13]。

模擬系統提供外部時鐘源輸入數字系統的時鐘分發芯片AD9520，該設計保證了模擬系統與數字系統之間同步；AD9520時鐘分發芯片輸出相位關系固定的三路時鐘分別送至DAC、ADC以及FPGA處理器，該設計保證了數字系統內部的相干性。為便于調試，特地添加數字系統內部時鐘源，該時鐘由高精度溫補晶體振蕩器產生。

2.2.3 數據存儲

FPGA與計算機之間通信通過PCI總線實現。為簡化設計，采用PLX公司PCI橋芯片PCI9054進行內存地址映射，只在FPGA內控制PCI9054進行數據傳輸。PCI9054芯片極限傳輸速率為132 MB/s，滿足系統最大傳輸帶寬需求。

為增強系統穩定性，FPGA外部添加DDR芯片進行數據緩存，保證數據不會因計算機CPU異常而丟失。此處選用美光公司MT41J256M16芯片，單片容量256 MB，16 bit位寬數據總線。

數據存儲鏈路框圖5所示。DBF處理結果送入打包程序，添加特定包頭包尾后送入外部DDR芯片進行數據緩存，此時若PCI總線處于空閑狀態則PCI控制器立即從DDR芯片內讀出數據完成數據傳輸。

圖5 數據存儲流程

2.3 FPGA軟件設計

數字系統包含3塊FPGA芯片，分別位于信號播放板、信號采集板以及同步觸發板。主要實現如圖6所示功能。

圖6 FPGA軟件結構圖

播放板FPGA負責接收PCI配置參數，生成特定時序發射脈沖。完成一致性校正，對脈沖進行數字波束合成處理，并控制D/A芯片完成發射信號數-模轉換。

采集板FPGA負責控制A/D芯片完成數據采樣。對采樣數據進行帶通濾波、數字下變頻、抽取、數字波束合成等處理，并將處理結果按照固定包格式打包上傳。

同步觸發板FPGA負責按照系統參數生成特定頻率及相位關系的時鐘作為其余板卡時鐘源，并產生觸發信號控制A/D與D/A的啟動時刻以完成系統同步。接收GPS信號提取時間信息，控制T/R組件開啟與關閉，并實時接收T/R組件工作狀態。

2.3.1 參數配置

FPGA程序采用模塊化設計思想，各模塊擁有一定數量的寄存器，通過修改寄存器的方式滿足不同應用需求。采用AXI-Lite協議完成寄存器配置。AXI-Lite協議包含32 bit地址總線與32 bit數據總線，地址總線用于寄存器選擇，數據總線用于寄存器內容讀寫[14]。32 bit地址總線中高16 bit保留，中間8bit地址用于標識不同模塊，低8 bit地址用于區分模塊內不同寄存器。由此，FPGA程序最多允許256個模塊，單個模塊內寄存器數量可達256個。

FPGA與上位機之間通過PCI通信，PCI2AXI程序完了PCI協議與AXI-Lite協議轉換。由此實現上位機對FPGA內部任意寄存器的實時控制，這對系統調試及算法升級提供極大便利。如圖7所示。

圖7 AXI-Lite協議實現方式

2.3.2 信號播放

雷達發射波形為多脈沖序列，如圖8所示。多脈沖序列內脈沖寬度、脈沖數量、脈沖間隔均為用戶配置。多個多脈沖序列循環播放以實現不間斷觀測。

圖8 多脈沖序列

FPGA接收PCI總線傳來配置參數，使用DDS技術生成指定頻率及相位的正交復信號，并根據時序進行脈沖調制。為了校正D/A及發射機各通道間幅相不一致性，在FPGA內部對原始脈沖進行數字幅相校正，由上位機實時下發校正因子。

校正后結果按照觀測方位進行波束合成處理。通過合理組合各發射通道脈沖相位達到觀測方向最大信噪比。最終由D/A控制程序將波束合成結果送至D/A芯片，完成數-模轉換。

2.3.3 信號采集

FPGA控制10片A/D芯片按照60 Msps速率采樣，得到并行20路原始數據。首先對原始數據進行帶通濾波處理，抑制帶外雜波。濾波器采用FIR結構[15-16]，通帶頻率 8～20 MHz，矩形系數 0.75。該濾波器使用180 MHz時鐘驅動以實現乘法器資源復用。

對帶通濾波結果進行數字下變頻處理，將原信號頻譜搬移至零頻。利用DDS技術產生與A/D采集信號同頻的正交信號，乘法器完成混頻處理并使用低通濾波器濾除高頻分量。該低通濾波器同樣采用FIR結構，濾波同時進行60倍抽取以降低數據速率。

波束合成模塊接收下變頻生成的20路正交復信號，其中16路為主天線陣列信號，其余為輔陣列信號，分別進行處理。主陣列實現并行7方位合成處理，觀測范圍3.25°；輔通道進行單方向合成處理。為實現大范圍掃描，需按照用戶設置的波位序列進行循環切換，不同波位對應不同觀測方向。不同波位對應的波束合成因子預存于FPGA片內RAM中，工作時按照時序循環讀取。

2.3.4 同步觸發

同步觸發板主要實現同步控制與系統狀態監控。FPGA控制AD9520鎖相環芯片選擇適當時鐘源（測試階段為板載晶振，正常工作為外部時鐘源）。通過SPI協議配置鎖相環VCO頻率，得到正確的時鐘輸出。其中發送給信號采集板的時鐘頻率為60 MHz，發送給信號播放板的時鐘頻率為120 MHz，發送給同步板自身的時鐘為60 MHz，3個時鐘保持固定相位關系。

為保證信號發射與采集交替進行，FPGA根據工作時序向采集板與播放板發送觸發信號，兩板卡根據該觸發信號確定何時開始工作。為保證模擬系統與數字系統同步工作，FPGA生成開關信號控制發射機接收機開啟或關閉。

FPGA通過UART協議與T/R組件進行通信，獲取當前模擬系統溫度、電壓、電流等信息；通過UART協議與GPS芯片進行通信，獲取時間信息。FPGA將獲取的監控信息打包后通過SPI協議以CPCI背板為介質直接發送至信號采集板，以備上位機查詢。

3 結論

該系統采用模塊化思想進行軟硬件設計，在實現相控陣雷達信號處理及系統控制等功能的前提下，充分考慮了隨科學研究進展所帶來的軟硬件更新需求，具備高度的可擴展能力。系統在穩定性方面的設計使其可以正常工作于極端環境下，并具備造價低廉、調試方便等優良特性。該設計在某重點科學工程中得到應用，經驗證工作穩定，滿足設計要求。

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