基于MicroBlaze的測(cè)控應(yīng)答機(jī)地面站發(fā)射系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

孫冬雪 ，周玉婷 ，王竹剛 ，侯鴻杰

（1.中國科學(xué)院國家空間科學(xué)中心，北京100190；2.中國科學(xué)院大學(xué)計(jì)算機(jī)與控制學(xué)院，北京100190）

地面站能夠在測(cè)控應(yīng)答機(jī)的配合下，與星上遙控終端進(jìn)行通信，完成對(duì)衛(wèi)星的跟蹤測(cè)量。傳統(tǒng)的PXI地面站遙控設(shè)備模塊多，架構(gòu)復(fù)雜，開發(fā)難度大。因此研制一套架構(gòu)簡(jiǎn)單、開發(fā)難度小的地面站發(fā)射系統(tǒng)對(duì)衛(wèi)星的實(shí)時(shí)監(jiān)控有重大意義。

現(xiàn)場(chǎng)可編程門陣列（FPGA）是近年來發(fā)展迅速的一種大規(guī)模可編程器件[1]，它內(nèi)部擁有大量LUT和RAM塊等資源，設(shè)計(jì)方便、便于修改[2]、被廣泛地應(yīng)用在通信、航空航天子等諸多領(lǐng)域。

隨著信息技術(shù)的發(fā)展，"TCP/IP"協(xié)議已成為互聯(lián)網(wǎng)事實(shí)上的標(biāo)準(zhǔn)協(xié)議[2-3]。而傳統(tǒng)以PC為中心的互聯(lián)網(wǎng)應(yīng)用現(xiàn)已開始轉(zhuǎn)向以嵌入式設(shè)備為中心。因此，嵌入式系統(tǒng)如何實(shí)現(xiàn)以太網(wǎng)互聯(lián)成為近些年來較熱門的研究課題[3-4]。文中正是基于以上事實(shí)，設(shè)計(jì)了架構(gòu)簡(jiǎn)單的“上位機(jī)+FPGA+射頻一體化芯片”地面站發(fā)射系統(tǒng)。其中上位機(jī)和FPGA之間的數(shù)據(jù)通信則采用嵌入式以太網(wǎng)實(shí)現(xiàn)。

1 系統(tǒng)概述

系統(tǒng)總體設(shè)計(jì)方案是由上位機(jī)通過以太網(wǎng)口將遙控指令發(fā)送到下位機(jī)。下位機(jī)系統(tǒng)基于FPGA平臺(tái)、集射頻模塊于一體完成中頻調(diào)制和射頻調(diào)制的功能。與傳統(tǒng)的以太網(wǎng)設(shè)計(jì)平臺(tái)相比較，本方法最大的優(yōu)勢(shì)就是引入了MicroBlaze軟核處理器和嵌入式xilkernel操作系統(tǒng)，并結(jié)合使用極為廣泛的LWIP協(xié)議棧，大大降低了系統(tǒng)平臺(tái)的設(shè)計(jì)復(fù)雜度，縮短了開發(fā)周期[5]。同時(shí)，本次設(shè)計(jì)中使用了大量的IP核，其軟硬件部分可分離的設(shè)計(jì)架構(gòu)，使得對(duì)系統(tǒng)進(jìn)行修改和重構(gòu)更加方便。本系統(tǒng)的基本框架如圖1所示。

圖1 系統(tǒng)基本框架

2 系統(tǒng)設(shè)計(jì)

2.1 硬件電路構(gòu)架

在本系統(tǒng)的硬件結(jié)構(gòu)中，我們選用Xilinx公司的Kintex-7系列FPGA芯片XC7K325T-2FFG900C[6]作為控制芯片，外部存儲(chǔ)選擇DDR3 SDRAM；由于要進(jìn)行網(wǎng)絡(luò)協(xié)議棧的移植，所以需選擇以太網(wǎng)IP核和定時(shí)器，并且均設(shè)置為允許中斷模式；在調(diào)試過程要顯示調(diào)試信息，所以需選擇串口，設(shè)置波特率為115 200。系統(tǒng)的硬件連接框圖如圖2所示。

圖2 系統(tǒng)各功能模塊連接框圖

2.2 硬件開發(fā)環(huán)境

本次設(shè)計(jì)中的“系統(tǒng)硬件平臺(tái)的搭建、外設(shè)與控制芯片功能引腳的連接和地址分配”均在XILINX公司的嵌入式開發(fā)套件Vivado內(nèi)完成，具體操作流程如圖 3所示[7-8]。

圖3 硬件平臺(tái)生成流程

2.3 軟件開發(fā)環(huán)境

系統(tǒng)軟件平臺(tái)設(shè)計(jì)主要包括建立應(yīng)用軟件工程、編輯源代碼和庫文件、調(diào)試應(yīng)用軟件等。本次設(shè)計(jì)基于Xilkernel操作系統(tǒng)，移植了精簡(jiǎn)的LWIP協(xié)議棧完成嵌入式以太網(wǎng)通信。

Xilkernel[1，9]是一種能根據(jù)系統(tǒng)資源及系統(tǒng)功能進(jìn)行定制的簡(jiǎn)單高效系統(tǒng)，它可以應(yīng)用在不同的系統(tǒng)配置環(huán)境下，是一個(gè)小的、模塊化的、用戶可定制的內(nèi)核。

LwIP協(xié)議是一個(gè)開源的TCP/IP協(xié)議棧的實(shí)現(xiàn)，有無操作系統(tǒng)都可以運(yùn)行，其設(shè)計(jì)的目的在于：在保證嵌入式產(chǎn)品擁有TCP/IP協(xié)議功能的同時(shí)，又能保證協(xié)議棧對(duì)處理器資源的有限消耗，其運(yùn)行一般僅需要幾十KB的RAM和40KB左右的ROM[10]。LWIP[4，10]協(xié)議棧支持服務(wù)器模式和客戶機(jī)模式，提供RAW和SOCKET兩種API[3]，本次設(shè)計(jì)采用SOCKET API，Socket是應(yīng)用層與TCP/IP協(xié)議族通信的中間軟件抽象層，它是一組接口。

3 網(wǎng)絡(luò)通信程序的設(shè)計(jì)

傳統(tǒng)的通信過程通過串口進(jìn)行，然而串口數(shù)據(jù)率偏低，并且具有距離限制。USB（Universal Serial Bus）傳輸可以實(shí)現(xiàn)較高的速率，然而開發(fā)實(shí)現(xiàn)較為復(fù)雜，并且仍然存在距離限制。所以本次設(shè)計(jì)利用以太網(wǎng)傳輸上行遙控指令，傳輸層協(xié)議采用UDP協(xié)議，在上位機(jī)上用VS軟件編寫客戶端程序，在下位機(jī)SDK上編寫服務(wù)器端程序，同時(shí)在FPGA外部的DDR3 SDRAM內(nèi)建立文件系統(tǒng)，將UDP服務(wù)器等文件保存在該文件系統(tǒng)中。

下位機(jī)服務(wù)器端程序設(shè)計(jì)思路[2]：

1）在Xilkernel系統(tǒng)的靜態(tài)啟動(dòng)線程main_Thread中初始化LWIP棧[11]，調(diào)用LWIP的線程生成函數(shù)sys_thread_new（）并啟動(dòng)線程1。

2）在線程1中設(shè)置開發(fā)板硬件的MAC地址、網(wǎng)關(guān)、IP地址和子網(wǎng)掩碼等參數(shù)[12].啟動(dòng)數(shù)據(jù)包接收線程：

3）在數(shù)據(jù)包接收線程中初始化一個(gè)SOCKET，將它與IP地址和端口號(hào)綁定。

4）設(shè)置接收發(fā)送數(shù)據(jù)使用的緩沖，接收控制航天器運(yùn)行的指令信息[13]。

5）再在上位機(jī)上編寫UDP客戶端程序[14]。

6）進(jìn)行測(cè)試時(shí)：首先在PC端運(yùn)行ping命令，結(jié)果顯示:PC端可ping通FPGA，PC端共發(fā)送了四個(gè)數(shù)據(jù)包，接收的丟包率為0%，往返平均時(shí)間小于1毫秒。再用wireshark抓包軟件可看到ping相關(guān)的ARP包，ICMP包[13]，結(jié)果如圖4所示。

圖4 wireshak抓包結(jié)果

可以看出：PC到FPGA板的網(wǎng)絡(luò)是連通的，接著進(jìn)行功能復(fù)用測(cè)試，在上位機(jī)上發(fā)送調(diào)制數(shù)據(jù)指令，通過程序測(cè)試傳輸時(shí)間計(jì)算傳輸速率超過40 Mbps，滿足設(shè)計(jì)要求。

4 發(fā)射模塊設(shè)計(jì)

4.1 零中頻架構(gòu)的I/Q兩路信息設(shè)計(jì)

射頻發(fā)射信號(hào)是一個(gè)正弦調(diào)相波表示為：

其中，cos(ωct)，sin(ωct)是由射頻模塊的本振產(chǎn)生的，是調(diào)制模塊的主載波，表達(dá)式中的乘法和加法也是在射頻模塊錯(cuò)誤！未找到引用源。內(nèi)部實(shí)現(xiàn)，在FPGA內(nèi)只需要產(chǎn)生基帶調(diào)制的I/Q兩路信號(hào)。地面站上行信號(hào)的信號(hào)表達(dá)式，可以用下式描述：

其中，ωc表示主載波頻率，mCM表示遙控信號(hào)的調(diào)制度，mR1表示測(cè)距信號(hào)的調(diào)制度。C(t)表示遙控基帶信號(hào)，ωCM表示遙控信號(hào)的頻率，ωR1表示測(cè)距信號(hào)的頻率。將上式和式（1）進(jìn)行計(jì)算比較可知，當(dāng)發(fā)射信號(hào)包括遙控副載波、主側(cè)音和一個(gè)副側(cè)音時(shí)：

4.2 精確頻率測(cè)距音序列產(chǎn)生電路設(shè)計(jì)

本次設(shè)計(jì)的正弦波用DDS產(chǎn)生，調(diào)制模塊的總時(shí)鐘為15 MHz，常規(guī)的2的冪次累加器的DDS無法產(chǎn)生精確的側(cè)音序列。為了產(chǎn)生精確的側(cè)音頻率，以滿足“所有的測(cè)距音相位相干，并以某一間隔，同時(shí)通過正向的零交點(diǎn)”，文中采用下面的變化形式的DDS方法。

DDS的相位累加器部分：采用專門的門限累加器形式。相位累加器的最大分頻倍數(shù)是：15 MHz/8 Hz=15e6/8=1 875 000，則N為1 875 000，各副載波可以理解為8 Hz的倍頻，其頻率控制字是8 Hz的倍數(shù)。則100 kHz的頻率控制字為12 500，20 kHz的頻率控制字為2 500。

因?yàn)橄辔焕奂悠鞯臄?shù)值，是從0～N-1，該范圍對(duì)應(yīng)相位關(guān)系是0～2pi，所以也需要重新安排查找表的內(nèi)容。其表達(dá)式為：phase=2*pi/N*n，其中，N為相位累加器的返回值，n為當(dāng)前相位數(shù)值。將MATLAB產(chǎn)生的數(shù)據(jù)轉(zhuǎn)化為coe文件加載到ROM里面即為查找表。如果采用全精度的查找表，需要深度和寬度為 log2（1 875 000）=20.8 bit，所以，需要采用截短形式的查找表，可取的截?cái)酁樯疃?2 bit，寬度12 bit。

4.3 遙控副載波的產(chǎn)生電路設(shè)計(jì)

標(biāo)準(zhǔn)15 MHz時(shí)基，采用常規(guī)的DDS的方法，產(chǎn)生8 kHz的副載波，其誤差為：8e3/15e6*2^32=2290649.224533333。采用頻率控制字2290649產(chǎn)生的8 kHz的相對(duì)頻率誤差為9.8e-8，該相對(duì)頻差，遠(yuǎn)小于多普勒導(dǎo)致的相對(duì)頻差（近地軌道：2.5e-5），所以，遙控副載波仍可以采用標(biāo)準(zhǔn)DDS產(chǎn)生。

5 測(cè)試驗(yàn)證

5.1 Chipescope驗(yàn)證

在測(cè)試環(huán)境下，遙控基帶數(shù)據(jù)為m序列，用Chipescope觀測(cè)中頻調(diào)制信號(hào)，結(jié)果如圖5所示。

圖5 Chipescope顯示結(jié)果

圖5中波形1為未調(diào)制的遙控副載波，波形2為調(diào)制后的遙控副載波載波，波形3為映射后的基帶數(shù)據(jù)，從圖中可知當(dāng)基帶數(shù)據(jù)為+1時(shí)，未調(diào)制的載波和調(diào)制后的副載波相位一致，當(dāng)基帶數(shù)據(jù)為-1時(shí)，未調(diào)制的載波和調(diào)制后的副載波相位相反，表示BPSK調(diào)制正確。波形4和波形5為包含主側(cè)音和基帶調(diào)制的I/Q兩路信號(hào)，與MATLAB仿真后的波形一致，說明在FPGA內(nèi)產(chǎn)生的I/Q兩路信號(hào)正確，可以進(jìn)行射頻調(diào)制。

5.2 頻譜儀驗(yàn)證

本次設(shè)計(jì)選擇高性能、高集成度的射頻（RF）Agile Transceiver?捷變收發(fā)器AD9364作為射頻處理模塊。將基帶I/Q兩路信號(hào)傳輸?shù)脚渲煤蟮纳漕l模塊進(jìn)行射頻調(diào)制，調(diào)制后的信號(hào)通過頻譜儀顯示，結(jié)果如圖6所示。

圖6 上行信道頻譜示意圖

圖6中波峰最高的為主載波，頻率為2.287 GHz，在其右側(cè)：2 3個(gè)單位處為BPSK調(diào)制后的遙控副載波，3 2個(gè)單位處為20 kHz的副側(cè)音信號(hào)，17 2個(gè)單位處為100 kHz的主側(cè)音信號(hào)，其余為諧波。設(shè)計(jì)中遙控副載波和主副側(cè)音的調(diào)制度相同，則功率也應(yīng)該相同。通過頻譜儀觀測(cè)計(jì)算出主載波和側(cè)音的功率比約為7.85 dB。已知不同副載波功率分量的計(jì)算公式如下[15]：

1）載波分量功率為

2）第l個(gè)正弦副載波造成的第一正旁瓣功率為：

MATLAB計(jì)算可得主載波與每個(gè)副載波的理論功率比均為7.21 dB，實(shí)際的功率分配與理論值基本一致，表示調(diào)制度正確。本次設(shè)計(jì)形成了一個(gè)功能完整，架構(gòu)簡(jiǎn)單并具有實(shí)際應(yīng)用價(jià)值的測(cè)控應(yīng)答機(jī)地面發(fā)射系統(tǒng)，通過頻譜儀驗(yàn)證顯示系統(tǒng)的設(shè)計(jì)達(dá)到了預(yù)期的要求。

6 結(jié)論

本次設(shè)計(jì)的測(cè)控應(yīng)答機(jī)地面發(fā)射系統(tǒng)采用FPGA開發(fā)板和射頻一體化芯片配合的方案，來模擬實(shí)現(xiàn)地面站與衛(wèi)星的通信功能。其中的射頻芯片可以代替?zhèn)鹘y(tǒng)地面站中的上下變頻模塊、低噪聲放大器、高功率放大器等多個(gè)模塊的功能，大大降低了復(fù)雜度，具有很實(shí)用的開發(fā)價(jià)值，為測(cè)控應(yīng)答機(jī)地面站的設(shè)計(jì)提供了一種新的設(shè)計(jì)思路。網(wǎng)絡(luò)通信是本次設(shè)計(jì)的一個(gè)重要環(huán)節(jié)：本設(shè)計(jì)提出了一種以FPGA內(nèi)置的MCU網(wǎng)絡(luò)通信處理器的方法完成和上位機(jī)的數(shù)據(jù)通信[16，17]，其優(yōu)勢(shì)就是引入了軟核處理器和嵌入式操作系統(tǒng)xilkernel，采用多線程處理，并結(jié)合使用極為廣泛的LWIP協(xié)議棧，大大降低了系統(tǒng)平臺(tái)的設(shè)計(jì)復(fù)雜度，縮短了開發(fā)周期。本次設(shè)計(jì)形成了一個(gè)功能完整有效并具有實(shí)際應(yīng)用價(jià)值的測(cè)控應(yīng)答機(jī)地面站發(fā)射系統(tǒng)，通過頻譜儀驗(yàn)證顯示系統(tǒng)的設(shè)計(jì)達(dá)到了預(yù)期的要求。

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