一種與2D物理設計流程兼容的3D測試基準電路的生成系統

侯立剛+楊揚+葉彤旸+彭曉宏+耿淑琴

摘 要： 提出一種與2D物理設計流程兼容的3D測試基準電路生成系統，并以IBM?PLACE測試基準電路為測試試例做了轉換實驗，提供一套3D測試基準電路。通過此系統，可以根據輸入文件的不同，自動轉換為對應的Bookshelf庫文件或者DEF庫文件，實現物理設計庫中的電路的互聯線網連接信息，標準單元尺寸、端口信息，標準單元坐標信息以及布局信息自動轉換。可以將任意2D電路設計轉換為3D測試基準電路，并且兼容2D集成電路的物理設計流程，可在傳統物理設計EDA工具中布局布線。最終，可以實現自定制的3D測試基準電路。

關鍵詞： DEF庫； Bookshelf庫； 測試基準電路； 自定制； 3D集成電路

中圖分類號： TN431.2?34 文獻標識碼： A 文章編號： 1004?373X（2017）24?0005?04

Abstract： A generation system of 3D testing benchmark circuit compatible with 2D physical design flow is proposed. The IBM?PLACE testing benchmark circuit is used as the test example for the transformation experiment to provide a set of 3D testing reference circuit. The system can transform the different input files into the corresponding Bookshelf library files or DEF library files， and realize the automatic transformation of the connection information of the circuits interconnection nets， standard cell size， port information， standard cell coordinate information and layout information in the physical design library. It can transform the arbitrary 2D circuit design into the 3D testing benchmark circuit， is compatible with the physical design flow of the 2D integrated circuit， and can be used in the locating and wiring in traditional physical design EDA tools. The self?customized 3D testing benchmark circuit is realized.

Keywords： DEF library； Bookshelf library； testing benchmark circuit； self?customization： three?dimensional integrated circuit

0 引 言

數字集成電路的發展已有40多年的歷史， 由最初的SSI到如今UVLSI，其單個芯片已經可以集成數億個晶體管的水平[1]。在集成電路行業飛速發展的今天，隨著傳統2D數字集成電路規模的不斷增大，按比例縮小集成電路的發展思路已經接近極限。國際半導體技術藍圖宣稱三維集成電路（Three?dimensional IC）是達到更高晶體管集成密度的關鍵技術之一[2]。

然而為了實現3D集成電路并確保其能夠解決2D集成電路面臨的問題，還有很多相關研究需要進行，3D集成電路的測試基準電路就是其中的難題之一。現在仍沒有成形的Benchmarks可以提供3D集成電路的布局布線以及一些功能測試，這對于3D集成電路的發展造成了一定阻礙。目前可供使用的3D 測試基準電路并不多，甚至沒有，并且因為3D集成電路的物理設計流程并沒有統一標準，所以與2D物理設計流程相兼容的3D測試基準電路顯得尤為重要，這也成為了推動3D集成電路技術發展的關鍵。

因此，本文設計一種基于Perl[3]的半自動化定制生成3D測試基準電路的系統，可以將任意2D電路設計轉換為3D bookshelf[4]電路庫文件，并且與2D集成電路物理設計流程相兼容，可在EDA工具中布局布線。整個系統的交互圖如圖1所示。

用戶可以利用本系統提供不同的DEF電路文件，然后按需求轉換為相應的3D測試基準電路，從而實現自定制3D測試基準電路的結果。在圖1中，數字標記的過程將在本文各節詳細描述。

1 2D Bookshelf庫轉3D Bookshelf庫

關于3D基準測試電路的研究的整個實驗分為兩步。首先將IBM的Benchmark作為輸入電路文件，將2D集成電路轉換為3D基準測試電路，提供一套可以使用的3D Benchmarks；第二步將2D集成電路設計DEF庫轉換為Bookshelf格式，再將2D Bookshelf格式轉換為3D格式，然后將3D Bookshelf格式轉換為DEF庫。在EDA工具中對實驗結果進行分析和比較，驗證本文提出的3D基準測試電路轉換的工具。

1.1 電路分區

為了能夠實現多層測試基準電路，首先要將2D版圖文件轉換為3D版圖文件。2D單層版圖轉3D多層版圖的一般方法是根據不同方法對2D版圖進行分區，分區后把不同的區域分別根據功能、需求定義為不同層，從而形成3D版圖。本文的結果一共可以提供三種版圖2D?3D轉換的分區方法：第一種方法是將版圖文件進行行分割[5]；第二種方法是將版圖進行列切割；最后一種是找出版圖的中點坐標進行平均分割，將版圖分成4份。其過程展示如圖2所示。endprint

1.2 TSV插入

分區后，因為電路進行了分割，所以，同一線網所連接的單元也有可能被分到了不同層，因此需要TSV來連接這些單元。此時就需要統計連接一個線網所有單元所需要的TSV個數。根據線網所跨層數進行統計，線網跨越的頂層與所跨中間層數均插入TSV，最底層不插入TSV。比如，當線網跨越1～2層時，需要在第2層插入TSV；如果線網跨越1～4層，需要分別在4，3，2層插入TSV。TSV插入后，利用區域定位法（Area TSV positioning algorithm） [6]，對TSV進行定位，完成線網轉換，最終得到3D的網表。利用此系統可將IBM Benchmarks電路轉換為3D測試基準電路，其中電路imb01的轉換結果如圖3所示。

2 DEF庫轉為Bookshelf庫

由于DEF電路文件中的線網連接關系較為復雜，不適合做電路切割處理，所以本文先將DEF電路文件轉換為Bookshelf電路文件，再利用分區算法對Bookshelf電路進行分層，轉換為3D集成電路。

2.1 DEF庫線網文件轉換為Bookshelf

傳統EDA工具在進行布局布線的時候，圖形操作復雜，并且多數結果得到的為層級網表（Hierarchical netlist），即將電路版圖劃分為兩個及以上的子模塊，但往往很難更改單個標準單元的連線。所以，本文利用Perl腳本先將層級網表處理為展平網表（Flatten netlist），再將文件轉化為Bookshelf 電路文件。所用測試電路為8051 CPU電路，結果對比如圖4所示。

2.2 DEF庫坐標文件轉換為Bookshelf

坐標文件主要用來描述電路版圖中標準單元的位置以及單元的方向等信息。最終網表文件輸出為.nets文件，坐標信息文件輸出為.pl文件，標準單元尺寸信息輸出為.nodes文件，將DEF電路文件轉化成為Bookshelf電路文件。兩種物理庫變換前后的電路版圖如圖5所示。然后利用第1.2節提到的算法進行2D?3D的轉換，最終得到3D Bookshelf電路文件。

3 3D Bookshelf庫轉為3D DEF庫

3.1 DEF庫轉換流程

Bookshelf格式因其精簡、可操作性強而被廣泛用于電路測試。將3D Bookshelf庫用系統轉換為3D DEF庫后，3D電路與2D物理設計流程相兼容，電路每一層都可用EDA工具布局布線，這樣便完成了3D測試基準電路的自定制。具體流程如圖6所示。

3.2 實 驗

在這一部分中，采用5.04 μm的8051 CPU電路作為2D電路版圖，并通過第1和第2節中提到的算法轉換為3D Bookshelf測試基準電路。本實驗使用的每個TSV占5.04 μm×5.04 μm，并且本文中只采用區域TSV定位算法[7]來進行2D?3D的TSV插入。

3.3 實驗結果

通過輸入.nets，.pl，.nodes等Bookshelf文件，系統可以依次輸入.v，.place，.lef等DEF庫文件，完成兩種物理設計庫的相互轉換。最后，完成與二維物理設計兼容的自定制3D測試基準電路。圖7顯示在處理8051電路時系統的狀態，并且每一層3D電路在encounter中的效果如圖8所示，3D測試基準電路的虛擬效果如圖9所示。

3.4 對比結果及驗證

為了進一步驗證本算法在大規模門級電路中的效率，本文利用2D測試電路進行轉換測試，測試用例選用 IBM?PLACE[4]，系統運行詳細情況見表1。本文所有實驗都在 Intel Xeon 3.0 GHz CPU，16 GB內存的 Linux 服務器上運行。

表1為IBM01～IBM08電路在系統中運行的結果，根據不同電路的規模，得到3D電路的TSV數與運行時長。結果表明，在常規的電路中，運行效率較高。單元數在3萬以上時，時間才有增長，可見單元數目與TSV數目會影響系統運行效率。在2D?3D的過程中，TSV的布局算法仍有可優化的空間，更高效的算法將提高系統運行效率。

4 結 論

本文在研究測試基準電路的基礎上，提出一種基于Perl的3D測試基準電路的生成系統。根據此系統，用戶可以根據自己的需求，將任意2D設計轉換為對應的3D測試基準電路，且得到的測試基準電路與2D物理設計流程兼容。本文根據這種方法將IBM的Benchmarks作為測試電路進行轉換，得到了一套現成的3D測試基準電路供大家測試使用。通過本文方法，用戶可以將2D電路設計轉換生成為3D測試基準電路，實現自定制，解決目前市面上3D測試基準電路短缺的問題，也一定程度推進了3D集成電路的發展。

參考文獻

[1] 郭麗，張啟卯，劉偉.EDA技術在數字集成電路設計中的應用（上）：數字集成電路的發展以及與EDA技術的關系[J].科技信息：科學教研，2007（30）：328?329.

[2] LEE H M， LIU E X， LI E P， et al. Impact of technology scaling on electrical characteristics of through?silicon via correlated with equivalent circuits [C]// Proceedings of 2011 EMC. York： IEEE， 2011： 339?344.

[3] MOISE D L， WONG K. Extracting facts from Perl code [C]// Proceedings of the 13th Working Conference on Reverse Engineering. Benevento： IEEE， 2006： 243?252.

[5] 白澍.3D集成電路TSV自動布局研究[D].北京：北京工業大學，2014.

[4] IBM. IBM?PLACE benchmarks [EB/OL]. [2013?02?05]. http：//er.cs.ucla.edu/benchmarks/ibm?place.

[6] HOU Ligang， BAI Shu， WANG Jinhui. Research on TSV positioning in 3D IC placement [C]// Proceedings of 2011 Electrical Design of Advanced Packaging and Systems Symposium. Hangzhou， China： IEEE， 2011： 1?4.

[7] HOU Ligang， BAI Shu， WANG Jinhui. TSV based 3D IC wire length calculation algorithm [C]// Proceedings of 2011 IEEE the 9th International Conference on ASIC. Xiamen， China： IEEE， 2011： 816?819.

[8] 吳際，謝冬青.三維集成技術的現狀和發展趨勢[J].現代電子技術，2014，37（6）：104?107.

[9] 陳新成.淺談IC設計中的EDA現狀和趨勢[J].電子制作，2007（9）：6?7.endprint