集成電路兼容聯(lián)合測(cè)試系統(tǒng)研究

摘 要：本文介紹了一種針對(duì)集成電路產(chǎn)品進(jìn)行品質(zhì)檢驗(yàn)的測(cè)試系統(tǒng)。該測(cè)試系統(tǒng)包括待測(cè)裝置、聯(lián)合測(cè)試（JTAG）接口，以及掃描鏈電路。掃描鏈電路包含多個(gè)掃描鏈，且耦接至待測(cè)裝置以及聯(lián)合測(cè)試接口，其中每一掃描鏈包括多個(gè)掃描D型觸發(fā)器。電子裝置耦接聯(lián)合測(cè)試行動(dòng)小接口，以對(duì)待測(cè)裝置進(jìn)行測(cè)試。該方法適用性強(qiáng)，結(jié)果可靠。

關(guān)鍵詞：集成電路；測(cè)試；兼容聯(lián)合；系統(tǒng)

DOI：10.16640/j.cnki.37-1222/t.2017.24.103

1 引言

在集成電路（IC））制造工藝?yán)铮源嬖谥未嬲娴男枰?，所以需要使用集成電路自?dòng)測(cè)試系統(tǒng)（Automatic Test System）檢測(cè)集成電路功能的完整性，篩選殘次品，防止進(jìn)入下道工序，確保集成電路生產(chǎn)制造品質(zhì)，減少冗余的制造費(fèi)用[1]。

集成電路自動(dòng)測(cè)試系統(tǒng)的功能之一是進(jìn)行掃描測(cè)試（Scan testing），掃描測(cè)試是一種在集成電路上配置掃描鏈（scan chain）檢測(cè)集成電路內(nèi)部邏輯關(guān)系的測(cè)試方法，例如檢測(cè)集成電路內(nèi)部是否存在短路、開路、延遲等。

然而，集成電路自動(dòng)測(cè)試系統(tǒng)極其復(fù)雜昂貴且需要在固定場(chǎng)地與測(cè)試環(huán)境使用專用計(jì)算機(jī)，因此在需要進(jìn)行掃描測(cè)試的待測(cè)集成電路較多的情況下，影響集成電路設(shè)計(jì)生產(chǎn)周期[2]，因此需要開發(fā)一種能夠兼容但不完全依賴集成電路自動(dòng)測(cè)試系統(tǒng)的掃描測(cè)試功能的另一掃描測(cè)試系統(tǒng)。

2 測(cè)試方法

有鑒于上述問題，開發(fā)一種兼容聯(lián)合測(cè)試（JTAG）接口進(jìn)行集成電路掃描測(cè)試的測(cè)試系統(tǒng)顯得非常有必要。該測(cè)試系統(tǒng)可以兼容聯(lián)合測(cè)試模式和集成電路自動(dòng)測(cè)試模式，該測(cè)試系統(tǒng)包括處理器，接口轉(zhuǎn)換器，以及電路板，其中處理器通過接口轉(zhuǎn)換器與電路板實(shí)現(xiàn)數(shù)據(jù)交換。該電路板包括聯(lián)合測(cè)試接口，集成電路自動(dòng)測(cè)試系統(tǒng)接口，第一寄存鏈電路，第二寄存鏈電路，待測(cè)集成電路；以及掃描鏈電路。

2.1 聯(lián)合測(cè)試

當(dāng)該測(cè)試系統(tǒng)處于聯(lián)合測(cè)試模式，電路板包括的第一寄存鏈電路選擇來自聯(lián)合測(cè)試接口的數(shù)據(jù)，輸出至上述掃描鏈電路和上述待測(cè)集成電路，以及電路板包括的第二寄存鏈電路，也將自掃描鏈電路獲得的測(cè)試數(shù)據(jù)向聯(lián)合測(cè)試接口輸出。

2.2 自動(dòng)掃描測(cè)試

當(dāng)該測(cè)試系統(tǒng)處于集成電路自動(dòng)測(cè)試模式，該第一寄存鏈電路選擇從集成電路自動(dòng)測(cè)試系統(tǒng)接口接收數(shù)據(jù)，輸出至上述掃描鏈電路和上述待測(cè)集成電路，以及第二寄存鏈電路也向集成電路自動(dòng)測(cè)試系統(tǒng)接口輸出第二數(shù)據(jù)。

2.3 結(jié)果判斷

（1）當(dāng)處理器接收掃描測(cè)試結(jié)果，判斷待測(cè)集成電路內(nèi)部是否有故障點(diǎn)，當(dāng)處理器判斷待測(cè)集成電路沒有故障點(diǎn)，判斷待測(cè)集成電路為合格電路。

（2）當(dāng)處理器判斷待測(cè)集成電路有故障點(diǎn)，判斷待測(cè)集成電路為故障電路，處理器根據(jù)掃描測(cè)試結(jié)果溯源至待測(cè)集成電路，生成一模型，并標(biāo)注故障點(diǎn)位置，以便用戶決定是否修理。

3 系統(tǒng)搭建

處理器通過接口轉(zhuǎn)換器連接于電路板，向JTAG接口寫入數(shù)據(jù)Data，JTAG接口分別連接至第一寄存鏈電路以及第二寄存鏈電路，向第一寄存鏈電路輸出數(shù)據(jù)TDI，并自第二寄存鏈電路讀取數(shù)據(jù)TDO。第一寄存鏈電路連接于待測(cè)集成電路，向待測(cè)集成電路輸出模式控制信號(hào)MCtr，該模式控制信號(hào)MCtr用于控制待測(cè)集成電路在需要的模式下。第一寄存鏈電路連接于掃描鏈電路，向掃描鏈電路輸出時(shí)鐘信號(hào)Gclk和初始化信號(hào)Rst。該第一寄存鏈電路還連接于第二寄存鏈電路，向第二寄存鏈電路灌入數(shù)據(jù)TDI促使第二寄存鏈電路輸出信號(hào)TDO。掃描鏈電路分別連接于待測(cè)集成電路，第二寄存鏈電路，以及第一寄存鏈電路。掃描鏈電路接收第一寄存鏈電路傳過來的數(shù)據(jù)，在第一寄存鏈電路傳過來的數(shù)據(jù)催動(dòng)下讀取待測(cè)集成電路內(nèi)部邏輯關(guān)系，并將測(cè)試結(jié)果SData1-SDataM輸出至第二JTAG寄存鏈電路。此時(shí)，第一寄存鏈電路向第二寄存鏈電路灌入數(shù)據(jù)TDI促使第二寄存鏈電路不斷輸出測(cè)試結(jié)果TDO至JTAG接口。

對(duì)待測(cè)集成電路進(jìn)行掃描測(cè)試時(shí)，處理器通過接口轉(zhuǎn)換器向JTAG接口傳送的數(shù)據(jù)Data包括了測(cè)試模式選擇信號(hào)TMS、測(cè)試時(shí)鐘信號(hào)TCK、測(cè)試重置信號(hào)TRST，以及測(cè)試數(shù)據(jù)輸入信號(hào)TDI。JTAG接口接收數(shù)據(jù)Data，并將數(shù)據(jù)Data中的測(cè)試數(shù)據(jù)輸入信號(hào)TDI分配至第一寄存鏈電路，輸入信號(hào)TDI內(nèi)還包含了模式控制信號(hào)MCtr、時(shí)鐘信號(hào)Gclk和初始化信號(hào)Rst，對(duì)待測(cè)集成電路以及掃描鏈電路進(jìn)行設(shè)置及初始化。輸入信號(hào)TDI內(nèi)還包含了其他數(shù)據(jù)，催動(dòng)掃描鏈電路讀取待測(cè)集成電路的內(nèi)部邏輯關(guān)系，并向第二JTAG寄存鏈電路傳輸掃描測(cè)試結(jié)果SData1-SDataM。第二JTAG寄存鏈電路將掃描測(cè)試結(jié)果SData1-SDataM順序排列，并輸出信號(hào)TDO至JTAG接口，在JTAG接口內(nèi)部處理成最終輸出信號(hào)TDOL，該最終輸出信號(hào)TDOL再通過接口傳至處理器。

4 小結(jié)

綜上，本文所提出的測(cè)試系統(tǒng)，兼有ATE測(cè)試與JTAG測(cè)試兩種模式，適應(yīng)面更廣。用戶可以在待測(cè)集成電路較多或較大的時(shí)候，通過處理器，例如個(gè)人計(jì)算機(jī)，在任何地方直接對(duì)待測(cè)集成電路進(jìn)行掃描測(cè)試，并利用生成的模型直觀判斷待測(cè)集成電路的狀態(tài)。用戶也可以在待測(cè)集成電路較少或較小的時(shí)候，直接使用ATE測(cè)試系統(tǒng)完成對(duì)待測(cè)集成電路的全功能測(cè)試。

參考文獻(xiàn)：

[1]祝雪菲.集成電路低功耗掃描測(cè)試方法的研究與應(yīng)用[D].北京工業(yè)大學(xué)，2015.

[2]吳春蕾.集成電路失效分析中缺陷快速精確定位技術(shù)及實(shí)驗(yàn)研究[D].天津大學(xué)，2015.

作者簡(jiǎn)介：沈冬梅（1985-），女，江蘇徐州人，本科，助理工程師，從事微波射頻方面的研究。