一種面向Video Over IP系統的鎖相式同步技術*

周江燕,陳 鑫,張 穎

(南京航空航天大學電子信息工程學院,南京 210000)

一種面向VideoOverIP系統的鎖相式同步技術*

周江燕,陳 鑫*,張 穎

(南京航空航天大學電子信息工程學院,南京 210000)

提出了一種鎖相式同步技術,以解決Video Over IP大屏拼接系統中多節點同步問題。整個同步系統采用主從式結構,主節點通過廣播包方式發出全局網絡同步幀信號,各分布式節點通過基于鎖相環原理的閉環控制系統將各自的上屏幀信號與網絡同步幀信號進行鎖相處理。提出的鎖相式同步技術,鎖相范圍為-π ～+π,并采用多模式跟蹤方式兼顧了鎖相速度和鎖定后穩定度。通過FPGA硬件平臺驗證及示波器實際測試,同步精度達±1 μs,相位最大鎖定時間約為34 s。

大屏拼接系統;鎖相式同步技術;閉環控制系統;多模式跟蹤方式

由于超大規模尺寸的顯示器價格居高不下,且顯示器的邊框越來越窄直至肉眼難以察覺,大屏拼接顯示系統在指揮控制中心、大型會議室、大型商場等眾多場所得到了廣泛運用。傳統大屏拼接顯示系統主要基于顯卡將視頻信息拆分和縮放,然后通過視頻線向各個節點傳送視頻流。但是受限于顯卡性能,傳統大屏拼接顯示系統傳送距離近[1],大屏節點數目少,以Nvidia的NVS810專業多屏顯示卡為例,單卡最大只能支持8個節點。

為了解決傳送距離近和節點數目少的問題,基于Video Over IP的大屏拼接系統解決方案應運而生,其結構圖如圖1所示。整個系統包括視頻源、輸入節點、輸出節點、以太網交換機和分布式顯示器。輸入節點和輸出節點均通過視頻線分別連接視頻源和顯示器,均通過網線與交換機相連。輸入節點接收上位機軟件所發的指令,將用戶需要顯示的視頻經由交換機發送至指定輸出節點,以任意拼接或縮放方式送到指定分布式顯示器屏幕上。

圖1 基于Video Over IP的大屏拼接系統結構

從上述介紹可知,基于Video Over IP的大屏拼接系統能以較低的成本和系統復雜度,實現長距離多節點的大屏拼接系統。但是,由于大屏拼接顯示系統的各個節點電路都是彼此獨立的,基于Video Over IP的大屏拼接系統引入了分布式系統中無法規避的同步性問題。例如:

(1)各個節點上電不同時造成的不同步。各硬件上電時刻不同,造成初始相位差。

(2)晶振獨立造成的不同步。各板晶振相互獨立,晶振受電路性能、溫度等因素的影響,任意兩個晶振都會有獨立的頻率和相位,經過長時間的積累,各分布式節點會形成很大的相位差異[2-4]。

(3)網絡中斷造成的不同步。在系統運行過程中,由于交換機或者網線等硬件故障引起網絡中斷,導致各節點失去了同步基準,引起不同步問題。

各個節點電路的不同步現象會直接反映為大屏顯示系統中顯示圖像的同步性效果,直接決定了大屏拼接顯示系統的觀感和顯示效果。

傳統大屏拼接顯示系統的同步方案主要圍繞顯卡實施,具體有硬件和軟件兩種實施方案:

(1)硬件同步的典型代表是NVidia的Quadro系列顯卡。其同步方案可以精確到掃描線以下水平,即在刷新率120Hz且顯示分辨率1080P的條件下精確度可達±10 μs[5]。盡管專用硬件同步解決方案精確度高,但其硬件價格昂貴,且采用菊花鏈的連接方式,一個從設備出錯后,則會導致整個同步系統失效[5]。

(2)軟件實現方法只需使用普通消費級顯卡,采用計算機軟件實現多個顯示器同步,例如Linux下的GenLock軟件或Windows下的WinSGL軟件[5-7]。以WinSGL為例,時鐘主節點采用外部專用硬件設備,從節點通過調整垂直前端掃描(Vertical Front Porch)的時間調整顯卡Video Timing(視頻時序)以實現多個顯示器之間的幀同步。WinSGL軟件同步精度可達±30 μs[5-7]。

對于基于Video Over IP的大屏拼接系統,由于缺乏一個管理整個系統的顯卡硬件,所以無法采用上述兩種實施方式來實現節點同步。為了解決這個問題,最近工程師提出了時間戳同步方案。該方案常采用NTP或IEEE1588(簡稱PTP)協議算出主從時間偏差,再由各節點處的電路通過調整本地信號或時間以保持與主節點時鐘的同步性[8-10]。該方案同步精度高,缺點是需要視頻流中加入時間戳,增加了系統實施復雜度。

針對上述問題,本文基于FPGA硬件,提出一種適用于Video Over IP大屏拼接系統的鎖相式同步技術。本方案中,由于各從節點接收網絡同步幀信號經過了相同的路徑,因此,可忽略網絡延時造成的誤差,無需加入時間戳。主從式結構與菊花鏈連接方式相比,抗干擾能力強。晶振調節方式與調整垂直前端掃描時間的方式相比,不會引起多達數秒的黑屏現象。

1 鎖相式同步技術的工作原理

鎖相式同步技術的工作原理如圖2所示。

圖2 基于鎖相同步技術的閉環控制系統結構框圖

整個系統結構包括快速數字鑒相器、PWM同步控制器、RC低通濾波電路以及時鐘模塊。網絡同步幀信號由主節點發出,從節點將接收到的網絡同步幀信號與本地上屏幀信號經過快速數字鑒相器后,獲得兩者的相位關系,PWM控制器根據相位關系調整PWM的占空比。PWM為脈寬調制信號,經過RC低通濾波電路后,高頻分量被濾除,留下直流分量,作為壓控晶振的控制電壓[11]。壓控晶振輸出時鐘經過FPGA的pll IP核倍頻后,以此為基準時鐘產生上屏時序。其中V_sync信號作為反饋信號送回快速數字鑒相器模塊。上屏幀信號的相位決定了顯示畫面的切換時刻,因此,實現各節點同步的關鍵是實現上屏幀信號的同步。

2 基于鎖相同步技術的閉環控制系統結構

2.1 快速數字鑒相器

快速數字鑒相器主要功能是鑒別網絡同步幀(Frm_sync)與本地上屏幀信號(V_sync)的相位關系[12]。

具體實現過程如下:

由于網絡同步幀和上屏幀信號都是低頻周期信號,以本地高頻時鐘(Local_clk)對以上兩信號進行周期計數,可得到一周期內的時鐘數,分別為Frm_sync_cnt以及V_sync_cnt。由于網絡同步幀長期穩定度高,可計算其多個周期的平均值,得到穩定的周期時鐘數Frm_sync_period[2]。比較V_sync_cnt與Frm_sync_period,可得到當前幀頻率差值以及當前晶振頻率偏高或偏低情況。

具體獲取相位差以及通過比較獲得相位超前落后信息的過程如圖3所示。Pha_error表示相位差信號,Pha_error_cnt表示由本地高頻時鐘Local_clk對相位差信號的計數值,Pha_result表示鑒相結果。

圖3 鑒相過程時序圖

上屏幀信號頻率一般為60 Hz,網絡同步幀信號頻率與之同頻或為上屏幀信號頻率的一半。圖3以網絡同步幀60 Hz為例,給出了鑒相過程以及獲取相位超前落后信息的波形圖。Frm_sync上升沿使Pha_error置“1”,V_sync上升沿使Pha_error置“0”,得到高電平寬度與相位誤差成正比的信號。以本地高頻時鐘Local_clk對相位誤差高電平進行計數,計數結果Pha_error_cnt維持至下一個鑒相周期,在Frm_sync的上升沿清零,進行新一輪計數。

相位判斷時機為V_sync信號脈沖到來后,若相位差計數值Pha_error_cnt小于網絡同步幀平均計數值Frm_sync_period的一半,則相位落后;反之,則相位超前。網絡同步幀為60 Hz情況下相位結果Pha_result的值判定按式(1),“0”表示相位落后,“1”表示相位超前。網絡同步幀為30 Hz情況下相位結果判定按照式(2)。

(1)

(2)

以上鑒相方法的鑒相范圍為-π～π。能將V_sync向距離最接近的Frm_sync方向同步,更節省同步時間。

實際應用中,上屏幀信號V_sync需要穩定落后于網絡同步幀信號Frm_sync,因此,可延遲相位誤差信號Pha_error置“1”一定時間Tdelay,即可在同步過程穩定后,使得V_sync相位落后于Frm_sync,且保持穩定的相位差。

2.2 PWM同步控制器模塊

壓控晶體振蕩器的輸出頻率可通過改變輸入電壓來調整,輸入電壓與輸出頻率基本呈線性關系[13-14]。通過PWM及低通濾波電路可以實現對壓控晶體振蕩器輸入電壓的控制[11]。本小節主要研究如何調節PWM以控制壓控晶振以達到快速鎖相的目的。

PWM同步控制器模塊主要功能是根據前級所獲取的相位信息,控制FPGA所輸出的PWM波的占空比。快速數字鑒相器的結果有以下4種情況:

(1)本地相位超前,上屏幀頻率低于網絡同步幀頻率。偏低的頻率拉長了幀周期,則相位超前問題會在下個周期得到改善。

(2)本地相位超前,上屏幀頻率高于網絡同步幀頻率。偏高的頻率縮短了幀周期,會加劇相位超前問題,因此需要降低PWM波占空比以降低壓控晶振頻率。

(3)本地相位落后,上屏幀頻率低于網絡同步幀頻率。偏低的頻率拉長了幀周期,會加劇相位落后問題,因此需要提高PWM波占空比以提高壓控晶振頻率。

(4)本地相位落后,上屏幀頻率高于網絡同步幀頻率。偏高的頻率縮短了幀周期,則相位落后問題會在下個周期得到改善。

第1種和第4種情況下,不需要調整PWM占空比,便可經過多個周期積累,去除相位差;第2種和第3種情況需要調節PWM占空比以達到第1種或第4種情況。

為提高鎖相速率,本文采用多模式跟蹤方式:當相位差很大時,需要調整成快速跟蹤模式,即調節PWM占空比以使本地上屏幀信號與網絡同步幀信號的頻率差值最大,以使快速鎖相;當相位差很小時,需要調整成精準跟蹤模式,即調節PWM占空比以使本地上屏幀信號與網絡同步幀信號的頻率差值最小,以保證上屏幀信號穩定性和高同步精度。

PWM占空比越高,對應的上屏幀信號頻率越大。當PWM占空比為1時,對應的上屏幀信號率最大,當PWM占空比為0時,對應的上屏幀信號頻率最小。通過調整PWM高電平數,可得到最接近網絡同步幀頻率的本地上屏幀率,對應的高電平數分別為Mhign和Mlow。

圖4 基本控制流程圖

圖4給出了基本流程圖,其中,N代表PWM波周期總時鐘數,M代表周期高電平時鐘數。當相位差很大時,即相位差大于參數Constant1,調節PWM高電平數,使得高電平數分別為0或者N;當相位差很小時,即相位差小于或等于參數Constant1,調節PWM高電平數為Mhign和Mlow,以進行微調。調整周期為每個網絡同步幀調整一次。

2.3 PWM到電壓輸出電路實現

從PWM(脈寬調制信號)到電壓輸出的電路實現了DA轉換功能,即將控制模塊的調節信息轉化為電壓量[11]。

PWM是周期一定且占空比可調的方波信號[11]。本設計中PWM通過對本地高頻時鐘進行周期計數得到,通過調節高電平時鐘數改變PWM占空比。圖5中參數T表示本地高頻時鐘周期,M表示高電平時鐘數,N表示PWM波周期總時鐘數。VH和VL分別是PWM波高低電平的電壓值。

圖5 PWM波形

PWM信號經過RC低通濾波器后,可濾除高次諧波,留下直流分量,作為壓控晶體振蕩器的電壓控制信號[11]。直流分量與M成線性關系,隨著M從0到N,直流分量從VL到VH之間變化。當M為N/2時,即占空比為50%,輸出電壓為(VL+VH)/2,此時的電壓為中心控制電壓[11]。

周期時鐘數計算公式如式(3)所示:

(3)

式中:Flocal_clk表示本地高頻時鐘頻率,FPWM表示PWM波頻率,Flocal_clk一定時,FPWM越低,N越大,則可調節范圍越大;反之,可調節范圍越小。可調節范圍越大,PWM控制器在精準跟蹤模式下調節精度越高。

假設本地時鐘頻率為125 MHz,若PWM波頻率為2.5 MHz,則周期時鐘數為50,控制輸出電壓的高電平時鐘數可調節范圍為0～50。

圖6給出了PSPICE軟件模擬出的從PWM到電壓輸出電路的實驗結果,實驗中設置的VH為3.3 V,VL為0 V。圖為PWM波在占空比為50%時的一段截取的波形,橫軸表示時間,縱軸表示輸出電壓值。由圖6(a)和圖6(b)可知,相同電路環境下,頻率低易導致RC低通電路濾波效果差,輸出電壓紋波大。頻率越高,輸出電壓效果越好。

因此,在選擇PWM頻率時,需要根據實際電路情況綜合可調節范圍以及濾波效果兩點選擇合適頻率。

3 實驗結果

本次實驗中相關參數的設置如表1所示。為方便觀察,上屏幀信號穩定落后于網絡同步幀的時間Tdelay設為0。

表1 實驗中相關參數的設置

圖7(a)是通過示波器檢測到的4個輸出節點上屏幀信號同步前(左)與同步后(右)的波形圖。圖7(b)為4個輸出節點同步后,上屏幀信號上升沿的波形圖。圖7(c)為網絡同步幀信號(上)與上屏幀信號(下)的上升沿波形圖。

圖7 4個節點與網絡幀的輸出

經過實測,相位最大鎖定時間約為34 s,相位鎖定后穩定度可達±500 ns,節點間同步精度可達±1 μs以內。鎖定時間長短主要由相位差和晶振最大調節范圍決定,由于本文所述的鎖相式同步技術鑒相范圍為±π,相位差最大為1/2周期,相比單向鎖相方法,平均鎖相時間節省了一倍。又采用了多模式跟蹤方式以達到快速鎖定的目的。因此,相比普通晶振調節方式,大大節省了時間。穩定度表示相位鎖定后,上屏幀信號在跟蹤網絡同步幀時的相位抖動范圍,該穩定性由精準跟蹤模式下的PWM變化范圍決定,變化范圍越小,穩定性越好。

表2給出了該同步系統同步方式與同應用領域其他同步方式的性能比對。本方案所述同步技術相比顯卡級同步技術,雖然鎖相速度慢,但精度更高,且在鎖定過程中不容易引起黑屏問題。在面向Video Over IP的大屏拼接顯示系統中,采用IEEE1588協議同步方法,由于其考慮了網絡延時在內,同步精度最高,但其實現方式復雜,在可忽略網絡延時的系統中,本方案更具優勢。

表2 本實驗方案與其他方案的性能比較

4 結語

本文針對一套基于FPGA的以太網分布式顯示系統提出一種多節點同步電路設計方案。該方案采用主從式結構,通過主節點以廣播包方式發送網絡同步幀信號,從節點通過一種鎖相式同步技術將本地上屏幀信號同步于該網絡同步幀信號。鎖相式同步技術為一個閉環控制系統,通過調節本地壓控晶振的方式來改變本地上屏幀信號的相位,以使得各節點上屏幀信號均同步于一個網絡同步幀。本文詳述了閉環控制系統的各個模塊,并給出了實驗結果。根據實際測試,該方案切實可行。目前的閉環控制算法基本解決了上屏同步問題,但是關于快速鎖相問題還有待研究及改善。

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APhase-LockedSynchronizationTechnologyforVideoOverIPSystem*

ZHOUJiangyan,CHENXin*,ZHANGYing

(College of Electronic and Information Engineering,Nanjing University of Aeronautics and Astronautics,Nanjing 210000,China)

To solve the problem of synchronization among multiple nodes in the Video Over IP splicing system,a phase-locked synchronization technology has been proposed. With the master-slave structure,the master node sends network frame synchronization signal,and the slave nodes make phase-locked process based on the principle of phase-locked loop(PLL). The proposed phase-locked synchronization technology provides phase-locked range from -π to +π,and implements multi-mode tracking method,which makes a good balance between phase-locked speed and phase-locked stability. Based on FPGA platform and oscilloscope test,the synchronization accuracy reaches ±1 μs,and the maximum phase lock time is about 34 s.

large screen splicing system;phase-locked synchronization technology;closed-loop control system;multi-mode tracking method

10.3969/j.issn.1005-9490.2017.06.026

項目來源:航空科學基金項目(20152052025,20140652008);超級動態電壓調節技術下的信號完整性關鍵技術研究;國家自然科學基金(61404087)

2016-11-17修改日期2017-01-07

TN47

A

1005-9490(2017)06-1459-07

周江燕(1991-),女,漢族,江蘇海門人,南京航空航天大學電子信息工程學院,碩士研究生,研究方向為數字集成電路設計,jiangyan_zhou@sina.com;

陳鑫(1982-),男,漢族,江蘇句容人,南京航空航天大學電子信息工程學院,副教授,主要研究方向為集成電路設計,xin_chen@nuaa.edu.cn。