高精度DDS數字IP核的設計

張科新,余 建

(常州信息職業技術學院電子與電氣工程學院,江蘇 常州 213164)

高精度DDS數字IP核的設計

張科新*,余 建

(常州信息職業技術學院電子與電氣工程學院,江蘇 常州 213164)

為了滿足雷達系統對高精度DDS(直接數字式頻率合成器)的需求,綜合使用查表法、復數旋轉和線性擬合3種方法,提高DDS輸出信號的無雜散動態范圍SFDR。當相位累加器為24bit時,使用小于1 kbyte的ROM。仿真表明所設計的DDS,輸出信號的SFDR大于110 dB,等效相位截斷約為2 bit。在大幅降低對ROM使用量的同時,有效降低了相位截斷的bit數,同時達到了設計要求。采用TSMC 55 nm工藝進行綜合后,綜合結果表明運行速度高達600 MHz,滿足了雷達系統對速度的需求。

直接數字式頻率合成器(DDS);高精度;復數旋轉;線性擬合;流水線

直接數字頻率合成(DDS)為第3代頻率合成技術,自發明以來得到了迅猛的發展和廣泛的應用,特別是在雷達、軟件無線電等系統中[1-3]。

DDS其中一個關鍵性能指標無雜散動態范圍SFDR(Spurious Free Dynamic Range)是最受設計者關注的,所以在眾多的文獻中都對如何提高SFDR進行了討論。而未從導致SFDR惡化的根本原因,相位截斷角度進行考慮,多是通過在相位截斷后再增加相位隨機噪聲、增加幅值隨機噪聲的角度進行[2-6],這種方法雖然可以提高SFDR,但同時也增加了輸出信號的底噪水平,惡化了信噪比(SNR)。

本文通過研究,綜合運用查表法、線性擬合和復數旋轉3種方法,以期通過較少的ROM使用量來設計具有較高SFDR的DDS,以滿足雷達系統對高精度DDS的要求。

1 DDS系統構成

DDS數字IP核的典型結構,如圖1所示[1]。

圖1 DDS數字IP核典型結構圖

如圖1所示,DDS數字IP核主要包括相位累加器模塊和相位幅值轉換模塊。其中相位累加器模塊將輸入的相位增量Ph,轉換成相位信息;相位幅值轉換模塊則進一步地將相位信息轉換成幅值信息。由文獻[5-7]可知相位幅值轉換模塊的性能對DSS系統的性能有重大影響。

因此有大量的文獻對相位幅值轉換模塊進行研究,目前主要集中于兩種實現方法[1]:查表法和Cordic算法。

查表法如果使用相位累加器的全部輸出進行查表,將導致ROM的使用量過大,如相位累加器輸出為24 bit,幅值輸出也為24 bit,那么需要的ROM容量將達到192 Mbyte。

如果采用CORDIC算法,由于CORDIC算法的精度和旋轉的次數有關,旋轉的次數越多,精度就越高,如為了達到24 bit的幅值精度,需要20次以上旋轉,這使得系統在進行相位幅值轉換時采用更高頻的時鐘或采用更深的流水線級數。更高頻的時鐘意味著對系統的時序提出了更高的要求,更深的流水線級數則意味著更大的延遲。

為此本文綜合考慮ROM的使用量、運算的速度以及面積等多方面因素,選擇使用查表法、復數旋轉和線性擬合3種方法相結合的思路設計相位幅值轉換模塊,并充分利用三角函數對稱反對稱的特點進一步降低ROM的使用量。同時由于此技術沒有對相位累加器的輸出進行截斷,所以系統的雜散較小,有效提高了系統的SFDR。

2 ROM LESS設計技術

ROM LESS設計技術是在保持DDS輸出性能不下降的基礎上盡量減少ROM使用量的一項關鍵技術[1,3]。

其中利用三角函數存在著的對稱和反對稱關系,將[0,2π)的相位轉換到[0,π/2),是其中最常用的方法。對于一個N-bit的相位累加器輸出,其高兩位(MSB和MSB-1)便可指示該相位所屬的象限,然后利用此象限內正弦和余弦的正負號,便可判斷是否需要將查表得到的正弦和余弦幅值進行取反操作,如表1所示。

表1 正余弦對稱性判斷邏輯

通過這一步的操作,[0,2π)內的相位幅值就可由[0,π/2)內的相位幅值轉換得到,即可以將ROM的使用量降低到1/4。

3 復數旋轉和線性擬合技術

為了進一步降低ROM的使用量,還采用了復數旋轉和線性擬合技術,這兩項技術的使用不僅可以有效地降低ROM的使用量,同時還可以提高輸出信號的精度,所以在下面對這兩項技術進行詳細介紹。

三角函數存在下面兩個公式:

sin(x+y)=sinxcosy+cosxsiny

(1)

cos(x+y)=cosxcosy-sinxsiny

(2)

從式(1)、式(2)可以看出,如果要計算(x+y)的正弦、余弦值,需要知道x和y兩個相位的正弦、余弦值。由此計算(x+y)的正弦、余弦幅值的方法,即被稱為復數旋轉法。

本文將[0,π/2)分為16份,將每一份起始相位的正弦、余弦幅值存放,進一步將[0,π/32)相位的正弦、余弦幅值進行線性擬合的方式將擬合系數存放。這樣就可以快速、高精度計算得到[0,π/32)區間內任一角度的正弦、余弦值,然后再利用上面復數旋轉方式,進一步計算[0,π/2)范圍之內的正弦、余弦值。最后再利用三角函數對稱性與反對稱性原理,即可以計算得到[0,2π)內所有相位正弦、余弦值。

采用以上所示的查找表、復數旋轉和線性擬合的方法,在達到相同精度的情況下,相比于查表法,僅僅以幾個乘法器的代價,就可以大幅降低ROM的使用量,且可以高精度的計算出[0,2π)內所有相位的正弦、余弦幅值。

通過將VCS仿真結果和MATLAB計算結果進行對比,VCS仿真結果的最大誤差為±5 bit,由此計算到的等效相位截斷約為2 bit。由此表明在采用上述方法后,在達到較高精度的同時,大幅減少了ROM的使用量。

4 流水線技術

流水線技術是通用的用來提高系統運行速度的方法。為了使用流水線技術,必須識別并劃分系統中串行進行且相互獨立的步驟。另外增加流水級數后必然會增加芯片面積,所以還必須評估增加流水級數后是否會帶來芯片面積的問題。

首先通過前面的描述可以得到相位幅值轉換模塊,包含下面兩個關鍵步驟:

第1步 線性擬合計算y的正弦和余弦值;

第2步 復數旋轉計算(x+y)的正弦和余弦值。

通過上面的分析可以知道上面兩個步驟是相對獨立的,且第1步必須在第2步之前完成,即兩者是串行關系,所以完全可以采用流水線技術進行。

此時采用TSMC 55 nm工藝庫進行綜合后,發現其最高運行速度為125 MHz,面積約為28 579 μm2。通過分析發現,關鍵路徑為第1步和第2步中存在的乘法-加法運算組合邏輯,為了進一步提高速度,將此乘法-加法運算的組合邏輯打斷,分為乘法組合邏輯和加法組合邏輯兩段,即各加入一級流水,重新使用TSMC 55 nm工藝庫進行綜合,綜合結果顯示速度已可達到600 MHz,占用面積約為42 332 μm2。此時若以125 MHz進行約束,重新綜合后面積約為32 351 μm2。3次綜合結果如表2所示。

從表2所示的綜合結果可以發現,增加兩級流水后,系統的面積是原來的1.48倍,但速度卻提升到了4.8倍。若以同樣的速度進行對比,則面積僅增加了13%,換取了更大的時序余量。

表2 3次綜合后面積對比

5 仿真結果

通過對上面技術進行分析,最終采用查表法、復數旋轉、線性擬合相結合的方法設計了DDS的數字IP核,并進行了仿真,圖2為數字IP核正交輸出的時域波形圖,圖3為使用MATLAB對仿真得到的數據進行FFT變換得到的頻域波形。

從圖3可以看出,該DDS數字IP核的SFDR大于110 dB,且幾乎沒有雜散產生,有效提高了系統的信噪比。

圖2 數字IP核輸出的時域波形

圖3 數字IP核的SFDR仿真

6 總結

本文通過綜合運用查表法、復數旋轉和線性擬合的方法設計相位幅值轉換模塊,大幅降低了對ROM的使用量(小于1 kbyte),有效降低了等效的相位截斷bit數。仿真結果表明所設計的DDS,其輸出信號的SFDR大于110 dB,達到了較高的精度。同時通過將關鍵路徑的流水線處理,其運行時鐘提高到600 MHz,滿足了項目在速度方面的要求。后續若采用超前進位鏈加法器、乘法器單元流水線技術等可以進一步提高系統的工作速度。

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DesignofHighPrecisionDDSIP

ZHANGKexin*,YUJian

(Institute of Electronic and Electrical Engineering,Changzhou College of Information Technology,Changzhou Jiangsu 213164,China)

A high precision DDS(Direct Digital Synthesizer)is designed to satisfy the radar system which used loop-tap,complex multiplier,linear fitting to increase the SFDR(Spurious Free Dynamic Range). When the phase adder is 24 bit width,the used capacity of ROM is less than 1 kbyte. The simulation results show that the SFDR is greater than 110 dB,and the phase truncation is about 2 bit. So the used capacity of ROM is greatly reduced and the bit of phase truncation is also reduced,the requirement of design is achieved. After design compile using TSMC 55 nm technology,the speed can achieve 600 MHz,it also satisfies the demand of radar system.

DDS;high precision;complex multiplier;linear fitting;pipeline

10.3969/j.issn.1005-9490.2017.06.025

2016-10-31修改日期2017-01-09

TN74

A

1005-9490(2017)06-1456-03

張科新(1981-)男,漢族,江蘇常州人,常州信息職業技術學院,講師,主要從事集成電路設計、半導體物理與器件等專業方向的研究,zkxwang1006@163.com;

余建(1981-)男,漢族,重慶人,常州信息職業技術學院,講師,主要從事集成電路設計、半導體工藝等專業方向的研究。