一種低功耗32 nm CMOS分?jǐn)?shù)-N頻率合成器設(shè)計(jì)*

李春燕,李 根,李素蘋(píng)

(1.內(nèi)蒙古化工職業(yè)學(xué)院 計(jì)算機(jī)與信息工程系,呼和浩特 010070;2.內(nèi)蒙古機(jī)電職業(yè)技術(shù)學(xué)院 信息與管理工程系,呼和浩特 010070)

一種低功耗32nmCMOS分?jǐn)?shù)-N頻率合成器設(shè)計(jì)*

李春燕1*,李 根1,李素蘋(píng)2

(1.內(nèi)蒙古化工職業(yè)學(xué)院 計(jì)算機(jī)與信息工程系,呼和浩特 010070;2.內(nèi)蒙古機(jī)電職業(yè)技術(shù)學(xué)院 信息與管理工程系,呼和浩特 010070)

為了減少頻率合成器的工作能耗,提出了一種新型低功耗的分?jǐn)?shù)-N頻率合成器。該合成器消除了電源電壓、工藝偏差和溫度變化(PVT)對(duì)電容的影響,能夠產(chǎn)生中等精度時(shí)鐘脈沖震蕩且具有較低的芯片面積。該合成器通過(guò)采用頻率-電流轉(zhuǎn)換電路,將電路的輸出頻率與電容比成正比。采用32 nm CMOS工藝對(duì)提出電路進(jìn)行了制作。測(cè)試結(jié)果顯示,相比其他類似合成器,提出合成器的功耗和面積更低,總面積僅僅為0.006 5 mm2,在0.9 V電源電壓條件下,功率僅損耗為108 μW。使用4 MHz參考時(shí)鐘時(shí),輸出頻率范圍為18 MHz～156 MHz,頻率分辨率為0.8 MHz。

頻率合成器;頻率-電流轉(zhuǎn)換電路;深溝電容;片上抖動(dòng)測(cè)量

在健康狀況監(jiān)測(cè)系統(tǒng)、車聯(lián)網(wǎng)、智能電網(wǎng)、智能機(jī)器人系統(tǒng)等物聯(lián)網(wǎng)領(lǐng)域中,集成電路需要中等精確度的時(shí)鐘信號(hào),并要求具備低功率損耗、面積尺寸小的特性。通常情況下,上述系統(tǒng)需要多個(gè)時(shí)鐘,其頻率范圍為幾赫茲(如:低頻內(nèi)部喚醒定時(shí)器)到幾百兆赫(如:存儲(chǔ)器或者信號(hào)處理)[1]。晶體振蕩器能夠生成準(zhǔn)確的時(shí)鐘,但是多個(gè)晶體會(huì)增加電路面積以及成本。因此,通常是利用頻率合成器生成高頻時(shí)鐘。

鎖相環(huán)路(PLL)通常用于生成非常精確的倍頻。但是,最大帶寬限制[2]要求環(huán)路濾波器面積較大并且穩(wěn)定時(shí)間也較長(zhǎng)。功率損耗較大、頻率范圍較大時(shí)穩(wěn)定性不足是采用比例技術(shù)設(shè)計(jì)PLL時(shí)遇到的兩大主要挑戰(zhàn)。數(shù)字PLL[3]越來(lái)越受歡迎的原因在于其所需的面積較小,但是需要使用高分辨率的時(shí)間-數(shù)字轉(zhuǎn)換器,這會(huì)增加功率損耗、量化噪聲。

為了克服PLL的限制,Drago等人[4]提出了占空比整數(shù)N PLL,在不考慮頻率精確度的條件下,能夠減少功率損耗以及穩(wěn)定時(shí)間。在文獻(xiàn)[5]中提出了對(duì)自激振蕩器頻率進(jìn)行校正的方法。但是,上述方法的弊端在于輸出功率不準(zhǔn)確。文獻(xiàn)[6]提出了基于頻率-電壓轉(zhuǎn)換器的頻率合成器,其原理是電容電荷再分配。但是,由于該技術(shù)出現(xiàn)了漏電現(xiàn)象,生成的電壓非常不準(zhǔn)確[7]。

本文提出的一種基于頻率-電流轉(zhuǎn)換器的分?jǐn)?shù)頻率合成器電路設(shè)計(jì),能夠代替PLL或者單芯片的多晶體振蕩器,可以在較大的頻率范圍內(nèi)進(jìn)行中等精度頻率合成。該設(shè)計(jì)使用了多個(gè)電流支路,能夠?qū)⑤敵鲱l率調(diào)整地十分精確[8]。采用32 nm技術(shù)進(jìn)行了實(shí)現(xiàn),根據(jù)測(cè)量結(jié)果對(duì)其性能進(jìn)行了驗(yàn)證。與其他基于補(bǔ)償環(huán)形振蕩器的結(jié)構(gòu)[9-10]不同之處在于,提出的合成器能夠消除電容的PVT變化影響。采用的高密度深溝電容能夠大幅減少硅面積。最后在高分辨率數(shù)字芯片上實(shí)現(xiàn)了抖動(dòng)測(cè)量測(cè)試,測(cè)試結(jié)果顯示該合成器能夠準(zhǔn)確測(cè)量時(shí)鐘的周期性抖動(dòng)。

1 提出的頻率合成器

圖1是本文提出的頻率合成電路結(jié)構(gòu)圖,采用了頻率-電流轉(zhuǎn)換器(FTC)電路設(shè)計(jì)。

圖1 提出的頻率合成器結(jié)構(gòu)圖

圖2 提出的頻率合成器原理圖,包括芯片上周期性

在基于電流倍增的無(wú)分頻結(jié)構(gòu)中(如圖1所示),利用FTC的增益K1將輸入頻率(Fin)轉(zhuǎn)換成等效電流,然后乘以因數(shù)N生成電流Ii。利用FTC的增益K2將振蕩器的輸出頻率(Fout)轉(zhuǎn)換成等效電流(Ifb)。高增益放大器通過(guò)調(diào)整壓控振蕩器(VCO)的頻率使兩個(gè)輸入電流相等。使用的VCO為電流饑餓型環(huán)形壓控振蕩器,其電流源的跨導(dǎo)與N成比例,能夠使環(huán)路增益在較大輸出頻率范圍內(nèi)保持基本恒定。如果環(huán)路增益較高,輸入頻率與輸出頻率的關(guān)系式可表示如下:

(1)

式中:NK1/K2表示倍頻因數(shù)。在不增加硬件復(fù)雜度的情況下,能夠?qū)值設(shè)置的較大(與數(shù)字PLL一樣)。但是,如果過(guò)程不匹配,N也就不準(zhǔn)確。蒙特卡洛模擬結(jié)果表明:由于過(guò)程不匹配,N會(huì)出現(xiàn)2.2%σ/μ的變化。因此,需要其他經(jīng)過(guò)工藝微調(diào)的電流支路對(duì)不匹配效應(yīng)進(jìn)行補(bǔ)償。在校正初始頻率期間,通過(guò)對(duì)Fout與預(yù)期的輸出頻率進(jìn)行比較能夠調(diào)整支路的數(shù)量。由于倍頻因數(shù)取決于K1/K2比率,能夠消除FTC對(duì)PVT的依賴性。同時(shí)將K1和K2減到最小,以便降低功率損耗,保持K1/K2比率不變。

2 具體電路實(shí)現(xiàn)

圖2是提出頻率合成器的具體電路實(shí)現(xiàn)。在第1階段內(nèi),FTC的增益K1=C1Vbint時(shí),將輸入頻率(Fin)轉(zhuǎn)換成比例電流。在第2階段內(nèi),利用電流鏡進(jìn)行電流倍增。額外的電流支路用于補(bǔ)償電路中的過(guò)程不匹配。FTC的增益K2=C2Vbint時(shí),通過(guò)檢測(cè)倍增輸入電流(Ii)與反饋電流(Ifb)之間的差異,可將輸出頻率(Fout)轉(zhuǎn)換成反饋電流。因此,此處的倍頻因數(shù)為N*C1/C2。由于最終表達(dá)式中無(wú)Vbint,僅僅通過(guò)分配電源電壓就能夠生成Vbint。另外,由于使用了電容比,輸出頻率不會(huì)對(duì)溫度變化過(guò)于敏感。

2.1 深溝電容

C1p和C2p分別為50 pF和60 pF時(shí),能夠確保環(huán)路穩(wěn)定性。在電荷泵電流為20 μA條件下,使用相同VCO時(shí),PLL結(jié)構(gòu)至少需要一個(gè)2-nF環(huán)路濾波電容[8]。在V1b和V2b節(jié)點(diǎn)上添加較小電容(<10 pF),能夠消除高頻開(kāi)關(guān)噪聲。本設(shè)計(jì)使用的所有電容(包括C1和C2在內(nèi))均以深溝電容為基礎(chǔ),其密度大約是標(biāo)準(zhǔn)MOS電容器的80倍,所以能夠大幅減少所需面積。由于密度較高,兩個(gè)電容器能夠彼此緊挨,獲得較高的匹配度,減少寄生效應(yīng)。并且,由于電解質(zhì)較厚,其泄漏電流也低于MOS電容的泄漏電流。圖3是深溝電容[9]的版圖以及橫斷面視圖。將多個(gè)深溝并聯(lián)后,能夠使每個(gè)深溝電容的寄生串聯(lián)電阻值減到最小。

圖3 用于減少面積的深溝電容

2.2 頻率-電流轉(zhuǎn)換

如圖4所示,使用開(kāi)關(guān)電容以及電壓-電壓轉(zhuǎn)換器[10]進(jìn)行頻率-電流轉(zhuǎn)換,電壓-電壓轉(zhuǎn)換器能夠產(chǎn)生與輸入時(shí)鐘頻率成比例的輸出電流。考慮到開(kāi)關(guān)寄生電容產(chǎn)生的影響,在此設(shè)計(jì)中C1=8 pF,C2=1 pF。在具體設(shè)計(jì)中,兩個(gè)FTC放置在一起,能夠使過(guò)程不匹配減到最小。

納入標(biāo)準(zhǔn)：①患者年齡均＞20周歲；②研究對(duì)象均符合人民衛(wèi)生出版社第8版《婦產(chǎn)科學(xué)》妊娠期糖尿病的診斷標(biāo)準(zhǔn)，且為經(jīng)過(guò)飲食管理以及運(yùn)動(dòng)干預(yù)后，依舊無(wú)法有效控制血糖水平的患者；③患者未發(fā)生視網(wǎng)膜病變；④患者未發(fā)生周圍神經(jīng)病變。

圖4 頻率-電流轉(zhuǎn)換電路

2.3 高增益OTA

圖5是頻率合成器每個(gè)階段使用的高增益運(yùn)算跨導(dǎo)放大器(OTA)的原理圖。在設(shè)計(jì)中,電路是在0.9 V的標(biāo)稱電源電壓條件下運(yùn)行。當(dāng)PVT出現(xiàn)變化時(shí),低電壓內(nèi)部偏置電路能夠使每個(gè)晶體管處于飽和狀態(tài)。輸入對(duì)在接近閾值電壓區(qū)域中運(yùn)行,能夠獲得最大增益。當(dāng)消耗了10 μA的靜態(tài)電流時(shí),OTA電壓增益大約在45 dB之間變化。

圖5 高增益OTA原理圖

3 用于環(huán)路穩(wěn)定性分析的模型

圖6是提出頻率合成器的小信號(hào)模型。此處僅僅考慮了第2階段,原因在于第1階段內(nèi)的運(yùn)行是不受輸出頻率變化的影響。根據(jù)等效電壓表示出了小信號(hào)輸入頻率(fin)和輸出頻率(fout),將FTC替換為壓控電流源。A(s)表示OTA的小信號(hào)交流(AC)增益,而Gm表示VCO電流源的跨導(dǎo),此跨導(dǎo)與N成比例(即:Gm=gmN,gm為比例系數(shù)),從而能夠使環(huán)路增益在整個(gè)頻率范圍內(nèi)保持恒定。Fin和Fout分別為固定的輸入工作頻率和輸出工作頻率。使用數(shù)值為1/NFinC1的電阻R表示開(kāi)關(guān)電容對(duì),該數(shù)值在小信號(hào)分析中基本保持恒定。低頻小信號(hào)輸出頻率fout的表達(dá)式如下所示:

(2)

式中:KVCO表示VCO的增益,rVCO表示VCO的等效電阻。Z1(s)表示從節(jié)點(diǎn)V2b的輸入阻抗,Z2(s)表示從節(jié)點(diǎn)Vct的輸入阻抗,如圖6中所示。ii表示輸入電流。反饋電流ifb的表達(dá)式如下所示:

圖6 用于環(huán)路穩(wěn)定性分析的等效小信號(hào)模型

(3)

輸入電流ii的表達(dá)式如下所示:

ii=NC1Vbintfin

(4)

因此,開(kāi)環(huán)增益可以通過(guò)下列等式進(jìn)行計(jì)算:

(5)

假設(shè)A(s)=A/(1+s/ω3 dB),其中ω3 dB表示OTA的3-dB帶寬,則閉環(huán)頻率傳遞函數(shù)可表示為:

(6)

G0表示A(s)=A時(shí)根據(jù)式(5)獲得的開(kāi)環(huán)增益。ω3 dBG0表示單位增益帶寬。穩(wěn)態(tài)頻率誤差可以通過(guò)下列等式進(jìn)行計(jì)算:

(7)

因此,可以根據(jù)頻率精確度要求調(diào)整電路參數(shù)。環(huán)路增益為65 dB,頻率變化范圍為16 MHz～156 MHz時(shí),帶寬在200 kHz～500 kHz的范圍內(nèi)變化。

4 測(cè)量結(jié)果

4.1 測(cè)量電路設(shè)置

與文獻(xiàn)[11]中測(cè)量方法一致,實(shí)現(xiàn)了芯片上周期性抖動(dòng)測(cè)量電路。圖7是本文提出的抖動(dòng)測(cè)量電路。利用比特誤碼率(BER)監(jiān)測(cè)器能夠檢測(cè)出定時(shí)誤差。采用的誤差檢測(cè)與其他芯片上測(cè)量方案[10]十分相似。需要注意的是,對(duì)芯片外時(shí)間周期進(jìn)行計(jì)算之后,能夠獲得更加準(zhǔn)確的BER值,原因在于未對(duì)芯片上計(jì)數(shù)器的最大計(jì)數(shù)進(jìn)行限制。通過(guò)該曲線的斜率能夠獲得周期性抖動(dòng)(rms)(圖13是實(shí)測(cè)BER圖)。在環(huán)形振蕩器模式下(即:EN_RO=1)進(jìn)行連接并測(cè)量。

圖7 芯片上周期性抖動(dòng)測(cè)量電路[11]

測(cè)試芯片是采用32 nm工藝而制成,能夠用于驗(yàn)證當(dāng)PVT出現(xiàn)變化時(shí)本文提出的頻率合成器的性能。圖8是芯片照片以及核心布圖,其核心面積為0.006 5 mm2,圖9為系統(tǒng)測(cè)試環(huán)境。

圖8 32 nm測(cè)試芯片顯微圖以及核心版圖

圖10為當(dāng)輸出頻率為156 MHz時(shí)的相位噪聲。當(dāng)頻率為48 MHz和76 MHz時(shí),頻率合成器核心區(qū)域消耗的功率分別為108 μW和206 μW。

圖9 提出合成器測(cè)試環(huán)境

圖10 輸出頻率為156 MHz時(shí)的相位噪聲

4.2 實(shí)測(cè)PVT依賴性結(jié)果

圖11是實(shí)測(cè)輸出頻率以及相應(yīng)的系統(tǒng)相位差。每個(gè)頻率點(diǎn)需要一次過(guò)程微調(diào),以便使系統(tǒng)相位差減到最小。精確控制電流倍增因數(shù)(N)能夠使4 MHz輸入時(shí)鐘的頻率分辨率為Fin/5,即:0.8 MHz。

圖11 過(guò)程微調(diào)的結(jié)果

圖12和圖13分別是實(shí)測(cè)頻率合成器在閉環(huán)振蕩器模式下,與自激開(kāi)環(huán)VCO相比,對(duì)電壓以及溫度的依賴性結(jié)果。當(dāng)100 mV電源電壓出現(xiàn)變化時(shí),自激開(kāi)環(huán)VCO的頻率變化為±13%,而閉環(huán)的頻率變化僅為±0.22%。由于溫度掃描的范圍為-40 ℃～90 ℃,閉環(huán)的頻率擴(kuò)展為±0.14%即:21×10-6/℃,而自激開(kāi)環(huán)VCO的頻率擴(kuò)展為±7%即:1 076×10-6/℃。在整個(gè)頻率范圍內(nèi),當(dāng)頻率為150 MHz時(shí)最大擴(kuò)展為70×10-6/℃。

圖12 實(shí)測(cè)電壓依賴性

圖13 實(shí)測(cè)溫度依賴性

4.3 實(shí)測(cè)BER結(jié)果

圖14是當(dāng)頻率為76 MHz時(shí),從芯片上抖動(dòng)測(cè)量電路獲得的BER結(jié)果以及斜率。在環(huán)形振蕩器模式下連接延遲能夠測(cè)量出VDD_SEP和VDD_CTR條件下的首個(gè)可編程延遲。最后,能夠計(jì)算出不同延遲條件下的BER。根據(jù)實(shí)測(cè)數(shù)據(jù)上的高斯曲線擬合可知,周期性抖動(dòng)(rms)為115 ps,即時(shí)間周期的0.88%。

圖14 根據(jù)芯片上抖動(dòng)測(cè)量快獲得的BER以及周期性抖動(dòng)

4.4 性能對(duì)比

表1是文中實(shí)現(xiàn)振蕩器的性能與其他時(shí)鐘產(chǎn)生器的性能進(jìn)行的比較。當(dāng)頻率為48 MHz時(shí),品質(zhì)因數(shù)(FoM)[6]為2.4 μW/MHz,明顯優(yōu)于其他寬輸出范圍片上時(shí)鐘產(chǎn)生器的FoM。本文分別對(duì)4個(gè)樣品進(jìn)行了測(cè)試,以驗(yàn)證芯片變化時(shí)的穩(wěn)定性。

表1 性能比較

5 結(jié)論

本文介紹了一種基于頻率-電流轉(zhuǎn)換的低功耗分?jǐn)?shù)-N頻率合成器,其輸出頻率范圍為16 MHz～156 MHz。采用深溝電容制成了32 nm的測(cè)試芯片,電路核心區(qū)域面積為0.006 5 mm2。測(cè)量結(jié)果表明:當(dāng)頻率為48 MHz并且FoM為2.4 μW/MHz時(shí),頻率擴(kuò)展為21 ppm/℃。根據(jù)對(duì)芯片上高分辨率抖動(dòng)測(cè)量電路進(jìn)行的測(cè)量可知,當(dāng)輸出頻率為76 MHz時(shí),周期性抖動(dòng)為115 ps(rms)。在0.9 V電源電壓條件下,功率僅損耗為108 μW。

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LowPower32nmCMOSFraction-NFrequencySynthesizer*

LIChunyan1*,LIGen1,LISuping2

(1.Department of Computer and Information Engineering,Inner Mongolia Vocational College of Chemical Engineering,Hohhot 010070,China;2.Information Technology and Management Engineering Department,Inner Mongolia Technical College of Mechanics and Electrics,Hohhot 010070,China)

In order to reduce the energy consumption of frequency synthesizer,a novel low power fractional-N frequency synthesizer is proposed. The synthesizer eliminates the influence of the power supply voltage,processes deviation and temperature change(PVT)on the capacitance,that a moderate precision clock pulse oscillation can be produced and a low chip area can be gotten. By adopting the frequency current conversion circuit,the output frequency of the circuit is proportional to the capacitance ratio. The proposed circuit is realized by using CMOS 32 nm technology. Test results show that,compared to other similar synthesizer,the power consumption and area of the synthesizer are lower,the total area is only 0.006 5 mm2,under 0.9 V supply voltage conditions,the power loss of 108 μW only. When using the 4 MHz reference clock,the output frequency range is 18 MHz～156 MHz,the frequency resolution is 0.8 MHz.

frequency synthesizer;frequency current conversion circuit;trench capacitor;on-chip jitter measurement

10.3969/j.issn.1005-9490.2017.06.009

項(xiàng)目來(lái)源:內(nèi)蒙古自治區(qū)自然科學(xué)基金項(xiàng)目(2015BS0602)

2016-11-02修改日期2016-12-08

TN773

A

1005-9490(2017)06-1372-06

李春燕(1982-),女(漢族),內(nèi)蒙古包頭人,本科,碩士,講師,主要研究領(lǐng)域?yàn)橛?jì)算機(jī)應(yīng)用技術(shù),lcy1982lcy@sina.com;

李根(1982-),男(漢族),內(nèi)蒙古包頭人,本科,碩士,助教,主要研究方向?yàn)橛?jì)算機(jī)網(wǎng)絡(luò)技術(shù);

李素蘋(píng)(1981-),女(漢族),內(nèi)蒙古烏蘭察布人,本科,碩士,講師,主要研究領(lǐng)域?yàn)橛?jì)算機(jī)。