適用于超寬帶系統的低功耗CMOS頻率合成器研究*

李建偉

(長治學院電子信息與物理系,山西 長治 046000)

適用于超寬帶系統的低功耗CMOS頻率合成器研究*

李建偉*

(長治學院電子信息與物理系,山西 長治 046000)

針對脈沖無線電超寬頻(IR-UWB)接收系統,提出了一種低功耗頻率合成器設計。合成器的設計以一個整數N分頻Ⅱ型四階鎖相環結構為基礎,包括一個調諧范圍為31%的7位壓控振蕩器,一組基于單相時鐘邏輯的高速分頻器。分頻器能夠合成8個由IEEE標準802.15.4a定義的頻率。該集成頻率合成器運用65 nm CMOS技術制造而成,面積為0.33 mm2,工作頻率范圍為7.5 GHz～10.6 GHz。測試結果顯示,在1.2 V供電下,該合成器的3-dB閉環帶寬為100 kHz,穩定時間為15 μs。測量相位噪聲低于-103 dBc/Hz@1 MHz,抵消頻率為1 MHz。雜散信號功率低于低于-58 dBc。相比其他先進的合成器,提出合成器的工作電流為5.13 mA,功耗僅為6.23 mW。

超寬帶;鎖相環路;頻率合成器;低功耗;相位噪聲

超寬帶通信系統是一種短距離高速無線通信系統,具有抗多徑、抗干擾、安全性高和傳輸速率高等特點,因此引起了大家的廣泛關注。目前,大多數研究均采用基于單鎖相環(PLL)或多鎖相環結構來設計超寬帶通信系統的頻率合成器[1-2]。

多鎖相環結構具有多個鎖相環,每個鎖相環產生一個需要的頻點,然后,通過多路選擇器在這些鎖相環的輸出中選擇一路輸出作為本振信號[3-4]。這類結構的優點在于輸出信號的頻譜利用率較高,原因在于每一個輸出頻率點都直接由鎖相環產生。其缺點在于,多個鎖相環導致了面積和功耗增大,故輸出子帶頻率較少。單鎖相環(單邊帶混頻器)結構比較適合子帶數多的情況,該主要包括一到兩個鎖相環和相應數量的分頻器,產生若干偏移頻率,然后,用單邊帶混頻器將相應的偏移頻率混頻,從而得到目標頻率[5-6]。

目前,大多數是針對多帶正交頻分復用(MB-OFDM)超寬帶技術,即IEEE 802.15.3a標準。然而,本文研究是針對IEEE 802.15.4a標準的標準超寬帶通信技術,其物理層協議[7]支持3個頻段:(1)千兆赫以下的波段,由一個單頻道組成,頻譜范圍在249.6 MHz～749.6 MHz之間;(2)低波段,由4個頻道組成,頻譜范圍在3.1 GHz～4.8 GHz之間;(3)高波段,由11個頻道組成,頻譜范圍在5.8 GHz～10.6 GHz之間。因此,本文提出了一種基于單鎖相環路的頻率合成器,可以產生8個由IEEE標準802.15.4a定義子帶的中心頻率,同時,改善了消耗功率,集成的合成器芯片面積也較小,相位噪聲低于-103 dBc/Hz@1 MHz,頻率轉換時間滿足超寬帶系統的要求,小于5 ns。

1 提出的頻率合成器設計

合成器的體系結構如圖1中所示。

圖1 提出的頻率合成器結構示意圖

整數-N合成器架構的輸出選擇取決于合成的輸出頻率分辨率(fOUT),是作為參考頻率(fref)的倍數,fref由38.4 MHz溫度補償晶體振蕩器(TCXO)產生:

fOUT=N×fref,(N=208,234,260)

(1)

多子帶的產生是通過壓控震蕩器(VCO)來實現,緊隨其后的是一組高速分頻器。壓控震蕩器還驅動電流型邏輯(CML)二分頻電路,其后是從CML到CMOS生成輸出波段。然后,由CMOS八分頻器提供千兆赫以下頻段(499.2 MHz)。2 bit可編程的CMOS分頻器,額定分頻參數范圍在104～130之間,用于提供鑒頻鑒相器PFD(Phase Frequency Detector)的反饋信號,合成1331.2 MHz載波(圖1)。生成的頻率499.2 MHz和1331.2 MHz作為6 bit模數轉換器(ADC)的時鐘信號,應用于脈沖無線電超寬頻信道接收器中,如表1所示。為了不增加模數轉換器的信噪比(SNR),抖動必須<3 ps[8-9]。

表1 IEEE 802.15.4.a的信道頻率

1.1 鑒頻鑒相器

通過使用2個準確的單相時鐘TSPC(True Single-Phase Clock)D觸發器和一個靜態互補AND(如圖2所示)來實現鑒頻鑒相器(PFD)。D觸發器是正邊緣觸發,以便鑒頻鑒相器根據輸入信號的占空比延遲反應。一連串的CMOS逆變器組成兩個緩沖區,通過該緩沖區每個向上和向下的輸出信號都被用來供應電荷泵(CP),如圖3所示。考慮到這種類型鑒頻鑒相器的盲區問題會增加電路產生的抖動,因此從鑒頻鑒相器輸出的復位信號推遲了足夠的時間,以便為向上和向下信號同時生成非常短暫的脈沖。盲區可以通過短暫的脈沖消除掉,而且檢測較小相位差的能力也得以提高。

圖2 鑒頻鑒相器(PFD)的示意圖

電流驅動型電荷泵電路如圖3所示。電荷泵電流為100 μA。M10,M12形成共源共柵的電流鏡,以便增加輸出阻抗,因此,電流變化對輸出電壓不太敏感。SW1和SW2是電荷泵的兩個開關,開關將切換不匹配和開機時間降到最低。M1,M2和M11用于復制偏壓,當電荷泵開啟時,提供同樣的偏壓條件。增加了C1和C2電容用于減少電荷耦合,電容有助于提高開關速度。通過適當的偏置(BiasP=400 mV,BiasN=800 mV),將輸出電壓范圍比0.2 V至1 V更廣,全程的供應電壓為1.2 V。設計的芯片上三階環路濾波器如圖4所示。電容器Cp=6.7 pF和Cz=160 pF,以及電阻Rz=39 kΩ,因此鎖相環回路帶寬為100 kHz和相位裕度為55°,而電容C1=2.53 pF和電阻R1=100 kΩ。

圖3 電荷泵電路原理

圖4 三階無源環路濾波器(LP)

圖5 N分頻器的示意圖

1.2 可編程的N分頻器

可編程的N分頻器如圖5所示。這個電路由一個D觸發器(DFF)組成,使用CML模塊來實現,從其差分輸出OUT/OUT反饋回到它的輸入端。每個CML模塊僅消耗100 μA,電阻負載為2.5 kΩ。在第1次分頻后,使用一個CML-to-CMOS緩沖器。這是一種推挽式輸出運算放大器和再生逆變器。圖6為基于D觸發器的CMOS時鐘分頻器設計。

圖6 基于D觸發器的CMOS時鐘分頻器

一個可編程的CMOS分頻器應用了TSPC觸發器,使用的額定分頻因數為104,117和130,用于提供鑒頻鑒相器的反饋信號。基于觸發器的典型靜態分頻器具有16個晶體管,與之相比,TSPC電路只包含10個晶體管,因此分頻器的實現有些緊湊。此外,TSPC邏輯本身的功耗低[10-12]。表2總結了主合成器的環路參數。

表2 主要的合成環路參數

ICP表示電荷泵在其開啟狀態下的電流。

1.3 NMOS交叉耦合壓控振蕩器

壓控振蕩器采用只有NMOS交叉耦合的拓撲結果,用于最小電容寄生,即最大的調諧范圍,如圖7所示。諧振器電感450 pH,估算的品質因數為24,共振頻率為65 GHz。為了限制調諧增益(Kvco),有利于干擾抑制和最小化噪聲影響,振蕩頻率由七位數控MIM變容管粗略控制。精確的頻率調諧由NMOS變容二極管提供。通過電感的中央分接頭為振蕩器提供電流。共模電壓設置為VDD/2,調諧電壓范圍在200 mV到1 V之間。因此,壓控震蕩器的調諧范圍為7.5 GHz～10.6 GHz(31%的調諧范圍),在1.2 V的電壓下,電流為2.5 mA。在100 kHz的抵消模擬相位噪聲<-90 dBc/Hz。

圖7 LC壓控振蕩器(七位數控變容管用于粗調,NMOS變容管用于細調)

2 相位噪聲分析

在鎖相環路中帶寬約為100 kHz,關鍵的噪聲源由電荷泵、低通濾波器(LPF)、壓控振蕩器和緩沖器造成。相位噪聲的模型是基于文獻[11]提出的線性解析模型。圖8顯示了鎖相環路的線性模型。循環過濾互阻抗表示為H(s),壓控振蕩器增益表示為KVCOψs。N是鎖相環路的分頻比例。

圖8 鎖相環路線性模型

開環傳遞函數表示為:

(2)

根據圖4顯示的三階濾波器,我們得到的互阻抗表示如下:

(3)

式中:

(4)

而且,

(5)

接下來,推導每個噪聲的輸出噪聲頻譜:

(6)

(7)

(8)

(9)

式中:G表示傳遞函數,由以下公式計算得出:

(10)

每個噪聲的功率譜密度分別為LBuff(f),LCP(f),LLPF(f)以及LVCO(f)。整個鎖相環路的相位噪聲由以下公式計算得出:

(11)

(12)

式中:我們使用f1=1 kHz和f2=10 MHz作為集成限制值。

3 測量結果

運用TSMC 65 nm CMOS工藝對提出的頻率合成器進行設計與制造。圖9顯示了芯片的照片和測量環境,面積為450 μm×750 μm(0.33 mm2)。

圖9 芯片照片和測量環境

應用安捷倫N9010A EXA分析儀來測量芯片參數。在1.2 V的電源電壓條件下,該合成器消耗的電流為5.13 mA。每個模塊消耗的功率如表3所示。開漏級輸出緩沖器的使用僅僅是出于測量的目的,消耗了5 mA。

表3 頻率合成器的各模塊功耗和占比

頻率合成器使用38.4 MHz的TCXO作為參考,相位噪聲為-130.6 dBc/Hz@1 MHz。圖10顯示了合成器在4492.8 MHz時的輸出光譜。可以看出電路能夠較好的抑制輸出雜散。頻率合成器輸出信號中的雜散信號功率低于-58 dBc。圖11顯示了測量的相位噪聲性能。

圖10 頻率合成器子帶頻率輸出頻譜

圖11 測量的相位噪聲性能

圖12描繪了0.5 GHz～10 GHz合成輸出頻率的相位噪聲。圖13顯示了該頻率合成器中的頻率轉換時間。從圖中可以出其頻率轉換時間為4.3 ns,滿足超寬帶標準的要求(小于9 ns)。表4總結了提出的合成器的測量性能,并且與目前的發展水平作比較。

圖12 0.5 GHz～10 GHz@1 MHZ合成輸出頻率的相位噪聲結果

圖13 頻率合成器頻率轉換時間

文獻[10]文獻[11]本文技術40nm65nm65nm電源電壓/V11.21.2面積/mm20.280.130.33頻率/GHz0.5～119～127.5～10.6鎖相環帶寬/MHz0.2～210.1驅動/dBc<-48<-48<-58性能參數@1MHz/(dBc/Hz)<-112<-105<-103抖動/ps0.560.682.8功率/mW30466.23

4 結論

本文提出了一種低功耗的超帶寬頻率合成器,適用于于零脈沖無線電超寬頻(IR-UWB)接收器。在IEEE 802.15.4a所定義的0.5 GHz～10 GHz的頻率范圍內生成8個帶寬。測量的參考邊帶大約為58 dB,低于載波,測量的相位噪聲低于-103 dBc/Hz@1 MHz。相比其他先進的合成器,提出合成器的工作電流為5.13 mA,功耗僅為6.23 mW。此外,需要注意的是,每個噪聲源的封閉相位噪聲性能由分頻比例N放大。因此,未來需要做的改進應該集中精力于改善外部參考輸入緩沖器和壓控振蕩器的運行狀況。

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ResearchonLowPowerCMOSFrequencySynthesizerforUltraWideBandSystem*

LIJianwei*

(Department of Electronic Information and Physics,Changzhi University,Changzhi Shanxi 046000,China)

A low power frequency synthesizer design is proposed for the impulse radio ultra wideband(IR-UWB)receiving system. The synthesizer is designed on the basis of an integer N frequency division Ⅱ type four order phase locked loop structure,which includes a 7 bit voltage controlled oscillator with a tuning range of 31%,and a set of high speed frequency divider based on single phase clock logic. The frequency divider is capable of synthesizing eight frequencies defined by the IEEE standard 802.15.4a. The integrated frequency synthesizer is made with 65 CMOS nm technology,with an area of 0.33 mm2and a working frequency range of 7.5 GHz～10.6 GHz. Test results show that under the 1.2 V power supply,the synthesizer’s 3-dB closed loop bandwidth is 100 kHz,and the stability time is 15. Measured phase noise is less than dBc/Hz@1 MHz-103,the offset frequency is 1 MHz. The spurious signal power is below dBc-58. Compared to other advanced synthesizer,the synthesizer’s operating current is 5.13 mA,the power consumption is only 6.23 mW.

ultra wide band;phase locked loop;frequency synthesizer;low power consumption;phase noise

10.3969/j.issn.1005-9490.2017.06.004

項目來源:長治學院校級科學研究項目(2013203)

2016-10-29修改日期2016-12-08

TN925

A

1005-9490(2017)06-1348-06

李建偉(1979-),男,漢族,山西省長治市,碩士,講師,主要研究方向為電子電路設計,ljw_1979@163.com。