基于FPGA的高效可調頻率濾波器

李建偉

摘 要： 為了有效地改善濾波器的不可調頻率系統性能，降低FPGA濾波器資源的消耗，提出基于FPGA的高效可調頻率濾波器。該方法首先對可調頻率濾波器進行硬件平臺設計，硬件平臺由單片機模塊、FPGA波形模塊、幅度模塊、數字模型轉換模塊、低通濾波轉換模塊以及輸入鍵盤模塊和液晶顯示屏模塊構成。核心模塊由MCU提供可調頻率控制，以DDS技術產生的波形信號為依據，確定濾波器的信號強度，最后采用分布算法完成濾波器軟件設計。實驗證明，所提方法能夠有效提高可調頻率濾波器的準確度。

關鍵詞： FPGA； 可調頻率； 濾波器； 分布算法

中圖分類號： TN713?34 文獻標識碼： A 文章編號： 1004?373X（2017）23?0093?04

Abstract： In order to effectively improve the system performance of the filter with non?adjustable frequency， and reduce the resource consumption of the filter based on FPGA， an efficient filter with adjustable frequency based on FPGA is proposed. The hardware platform is designed for the filter with adjustable frequency， which is composed of the MCU module， FPGA waveform module， amplitude module， digital model conversion module， low?pass filter conversion module， keyboard input module and LCD module. The MCU controls the adjustable frequency for the core module. On the basis of the waveform signal generated by DDS technology， the signal strength of the filter is determined. The distributed algorithm is used to realize the software design of the filter. The experimental results show that the proposed method can improve the accuracy of the filter with adjustable frequency effectively.

Keywords： FPGA； adjustable frequency； filter； distributed algorithm

0 引 言

隨著通信技術的快速發展，數字可調頻率濾波器在通信語音、圖像處理、模糊式圖像識別、通信雷達信號處理以及頻譜分析等應用中都起到了重要的作用[1]。可以避免模擬濾波器無法克服溫漂以及噪聲等一系列問題[2?3]，同時數字可調頻率濾波器比模擬的濾波器精度更高、穩定性更好、體積更小、速度更加靈活，得到了廣泛應用。FPGA的數字濾波器是現代開發技術設計與實現的熱點之一[4]，能夠簡化開發過程，縮短開發周期，以及降低開發成本，各類開發工具更是受到青睞。

近年來，提出很多濾波器線性濾波方法，文獻[5]提出Wiener線性濾波、文獻[6]提出卡爾曼濾波以及自適應的濾波方法。Wiener線性濾波是最早提出的一種濾波方法，當信號混有噪聲時，能夠在最小的誤差條件下估計出最佳信號。但是該方法復雜性高，實際應用比較困難。卡爾曼濾波也是一種線性濾波方法，文獻[7]與Wiener線性濾波不同的是，這種線性濾波技術利用遞推方式，當濾波器的單位響應時間較長時，采用該方法無法得到濾波器的最佳響應。目前，已取得了相關的研究成果。文獻[8]提出利用加權最小二乘法對濾波器進行設計，在濾波器設計過程中，利用最小二乘法，以平方誤差最小優化為準則，對設計的濾波器進行減小過度誤差，此方法降低了濾波器的誤差，但費用較高。文獻[9]研究了一種新的MTD濾波器設計方法。采用該方法設計的MTD濾波器頻率的響應不僅能在零頻的附近有零陷，并且在其他區域可以變為任意形狀，具有較好的實現性，但是該方法實現過程較為復雜。文獻[10]提出一種對圖像LCL濾波器進行設計的方法，該設計方法目的清晰明確，設計過程便捷，能夠優化濾波器參數，但該方法耗時較長。

針對上述情況，提出基于FPGA的高效可調頻率濾波器。通過該方法可以對FPGA進行高效的可調頻率濾波器設計。

1 FPGA高效可調頻率濾波器設計

1.1 可調頻率濾波器硬件平臺設計

系統由單片機模塊、FPGA 波形模塊、幅度模塊、數字模型轉換模塊、低通濾波轉換模塊以及鍵盤輸入模塊和液晶顯示屏模塊組成。FPGA模塊利用DDS技術，能產生正弦波、方波、三角鋸齒波數字信號，經轉換、低通濾波模塊后輸出。波形模塊類型及頻率的大小由單片機進行控制，輸出的信號幅度由單片機經幅度控制模塊改變DAC模塊的參考電壓來實現，如圖1所示。

FPGA模塊依據MCU提供可調頻率控制及波形選擇，運用DDS技術產生的波形數字信號，經過數字模型轉換器DAC轉變為階梯波，再通過低通濾波器可以得出合成信號波形。該模塊主要由相位式累加器、相位式寄存器以及波形查找表組成，原理框圖如圖2所示。其中，[fc]為輸入時鐘頻率，[fo]為信號輸出頻率。endprint

圖2中相位累加器是該濾波器的核心，由二進制的累加器和時鐘控制的濾波器、相位寄存器組成。相位寄存器濾波輸出與累加器輸入端相連接，MCU傳送的頻率控制字與累加器的另外一個輸入端相加。

每個時鐘到達時，相位寄存器濾波將之前的時鐘周期值傳送到累加器，并與頻率控制字進行相加，結果為當前時鐘周期輸出的序列，該輸出序列可以當做波形查找表可調頻率的地址。波形查找表實際上是相位幅度轉換的ROM電路，ROM內部存儲了完整周期波形的相位寄存器幅度值。相位寄存器每對波形查找表進行尋址一次，就會輸出與相位寄存器對應的信號相位幅度值，可調頻率控制字能夠決定相應的相位增量，相位的累加器則會不斷地對相位增量進行累加，當相位累加器產生一次超出時，就可以生成周期DDS的合成信號。一般情況下，可調頻率相位寄存器可以用來做尋址，此時DDS的合成頻率為：

而DDS的輸出頻率由采樣決定，即[fmax=fc2]。現實中DDS的輸出頻率由輸出的雜散水平來決定，取值為[fo≤40% fc]。所以，若要改變DDS的輸出頻率，僅需改變頻率控制字即可完成。

采用FPGA器件在EP1C3T144C8芯片中應用，該模塊設計由VHDL實現，采用10位輸出。為方便頻率調節，依據式（1），式（2），將輸出的頻率分兩檔，由FPGA依據頻率控制字進行自動選擇，兩檔輸出基準時鐘由50 MHz晶振經過FPGA內部鎖得到（[fc≈]16.666 67 MHz），若是相位累加器字約為24位，頻率控制字為20位進制數，那么兩檔輸出最高頻率分別為：

由此可見，如果在高頻率輸出時，能夠保證周期波形有10個點，有效地保障了輸出信號的準確度。

基于介紹硬件平臺FPGA芯片，可調頻率濾波器利用并聯結構時，采用直接結構作為二階基本節，則不增加輸出緩沖條件時，利用時序分析工具估計出可調頻率最高速度達50 MHz，采用并聯連接方式無法滿足設計要求，為了能夠提高速度，通常應用的方法有兩種：一種是對實現結構進行改進；另一種是采用并行處理的方式。其中，第二種方法能明顯增加硬件的代價。在對二階基本節改進結構后，能夠將可調頻率濾波器的速度達到最高，因為基本節的輸出加了鎖存器，基本達到了設計指標，針對這兩種結構進行綜合、布局以及布線，得到的資源性能如表1所示。

從表1中的數據可以看出，乘法單元數并未有所改變，但改進后的結構資源占用率明顯下降，而可調頻率得到了提升。若將改進結構在基本節應用中進行處理，則速度最高達到139.65 MHz，這個速度滿足指標要求，并有很大容量。

因為增加流水線與處理結構實現方式的不同，因此資源的造價和可調頻率也不同，依據提到的流水線與處理技術原理，獲得更高速度的可調頻率濾波器必須采用流水線技術和處理技術，該理論速度受限于寄存器，但采用流水線并行處理技術實現可調頻率濾波器通常會降低硬件成本，在一定程度上有利于提高可調頻率濾波器的運行速度。

1.2 濾波器軟件模型設計

可見，括號內表示輸入變量的數據和濾波器系數，并進行“與”運算求和。指數部分說明了求和的結果，整數乘以[2b]即為左移[b]位，由硬件模塊連線來實現，無需占用邏輯數據資源。以建立的濾波器波形查找表實現括號內的運算，濾波器波形查找表用于輸入變量進行尋址，這便是濾波器波形查找表的分布式算法。

設計可調頻率濾波器時，經常使濾波電感的電壓降低，以減少濾波器系統的容量；為了不使濾波器電感電流的波動太大，濾波器電感不能定的太小。設負載電阻為[R，]濾波器電感基波的電壓為[1N]。為了減少系統的容量，濾波器電容必須遠遠大于[Rc。]假如濾波器電容遠遠大于[Rc，]得出電感值為：

2 實驗結果與分析

為了對可調頻率濾波器進行仿真，首先設計一個矩形低通濾波器，阻帶濾波衰減為30 dB，通帶頻率為0.2π，阻帶頻率為0.3π。設計得出濾波器的長度為10的可調低通濾波器。將設計軟件導出的文件在硬件平臺上進行編譯與綜合。

單相的逆變器的功率為100 kW，輸出的頻率電壓為113 V，進行線性負載時，規定輸出電壓中的頻率不超過2%，輸出的頻率電壓THD不能超過1.3%。模擬模型參數見表2。

表2中，開關時間為1.2 μs，線性負載為1 Ω電阻，當[Ma]從0.4增加到1時，THD和濾波器電感值的變化如圖3所示 ，曲線中的H13表示實驗結果。能夠看出，THD變化曲線和濾波器電感值與理論計算曲線大致重合，THD變化曲線和濾波器電感值理論計算曲線形狀大約相同，但是位置會有偏差，主要是加入可調頻率濾波器后，實際的幅值小于設定值，而在畫圖時采用設定值。另外，對可調頻率濾波器幅值和相位會產生影響，可調頻率對THD和濾波器也有影響。

當[Ma]從0.45增加到0.95時，THD和可調頻率濾波器變化曲線如圖4所示，能夠看出，THD和可調頻率濾波器變化曲線和理論曲線變化大致相同，但是實驗值比理論值要大。在一定的條件下，不同結構的穩定性是不同的，通過流水線與并行處理技術可有效提升可調頻率速度。

3 結 論

本文提出基于FPGA高效可調頻率濾波器的設計方法，在提高濾波器系統運行速度，以及節省硬件資源方面具有較大的優勢，以改變可調頻率和波形查找表中的系數，將FPGA靈活運用于高通、低通以及帶阻濾波器中，移植性能較強，因此，基于FPGA的高效可調頻率濾波器設計具有廣泛的應用前景。

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