基于FPGA的RGMII與MII協(xié)議轉(zhuǎn)換器的實(shí)現(xiàn)*

周建文，吳伶錫，唐巒石，詹 杰

(湖南科技大學(xué) 物理與電子科學(xué)學(xué)院，湖南 湘潭 411201)

基于FPGA的RGMII與MII協(xié)議轉(zhuǎn)換器的實(shí)現(xiàn)*

周建文，吳伶錫，唐巒石，詹 杰

(湖南科技大學(xué) 物理與電子科學(xué)學(xué)院，湖南 湘潭 411201)

為提高嵌入式系統(tǒng)在網(wǎng)絡(luò)應(yīng)用的靈活性，降低接口實(shí)現(xiàn)和維護(hù)成本，通過(guò)分析研究MII和RGMII以及以太網(wǎng)IEEE802.3推薦標(biāo)準(zhǔn)，結(jié)合FPGA強(qiáng)大的數(shù)據(jù)處理能力和可重配置能力，設(shè)計(jì)實(shí)現(xiàn)了RGMII與MII接口協(xié)議轉(zhuǎn)換器。仿真實(shí)驗(yàn)結(jié)果表明，該接口轉(zhuǎn)換功能實(shí)現(xiàn)正常，工作穩(wěn)定，有效解決了傳統(tǒng)嵌入式系統(tǒng)接口靈活性差和維護(hù)成本高的問(wèn)題，并為其他信號(hào)接口系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)提供了有益的參考。

MII接口；RGMII接口；FPGA；嵌入式系統(tǒng)

0 引言

在網(wǎng)絡(luò)通信鏈路中，需要將MAC與PHY連接，用于網(wǎng)絡(luò)數(shù)據(jù)的傳輸，常用的接口有MII、RMII、SMII、SSMII、SSSMII、GMII、RGMII、SGMII、TBI、RTBI、XGMII、XAUI、XLAUI等。

圖1 系統(tǒng)原理圖

盡管這些接口已經(jīng)應(yīng)用于各種嵌入式系統(tǒng)的以太網(wǎng)通信中，但是由于每個(gè)PHY和MAC器件產(chǎn)品所使用的接口類(lèi)型不完全一致，并且每種以太網(wǎng)接口都有各自的通信協(xié)議標(biāo)準(zhǔn)，需要雙方進(jìn)行協(xié)議轉(zhuǎn)換才可實(shí)現(xiàn)通信[1]，而且有些接口因?yàn)樾盘?hào)線過(guò)多，造成系統(tǒng)布局布線復(fù)雜以及功耗增加，通過(guò)協(xié)議轉(zhuǎn)換可以降低系統(tǒng)功耗[2]。

為了改善系統(tǒng)性能，提高數(shù)據(jù)在系統(tǒng)中傳輸?shù)募嫒菪訹3]，本文通過(guò)分析研究以太網(wǎng)IEEE802.3標(biāo)準(zhǔn)，深入剖析MII和RGMII收發(fā)時(shí)序，采用模塊化方式[4]設(shè)計(jì)系統(tǒng)的總體架構(gòu)，在功能上設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的RGMII與MII的接口轉(zhuǎn)換模塊。

1 系統(tǒng)工作原理

RGMII和MII接口能夠通信，其原理是將兩種接口的數(shù)據(jù)分別進(jìn)行變換得出雙方都可以接收的時(shí)序[5]，系統(tǒng)原理如圖1所示。

在RGMII轉(zhuǎn)換成MII時(shí)，數(shù)據(jù)和使能信號(hào)先被接收器接收，因RGMII的雙沿采樣特性，需將數(shù)據(jù)傳入數(shù)據(jù)分離器，經(jīng)分離器輸出單沿?cái)?shù)據(jù)，再以千兆使能信號(hào)作為緩存器的寫(xiě)使能，RGMII的GRX_CLK時(shí)鐘作為緩存器的寫(xiě)時(shí)鐘，把單沿?cái)?shù)據(jù)存入緩存器。將經(jīng)過(guò)千兆-百兆使能信號(hào)轉(zhuǎn)換器處理后的百兆使能信號(hào)作為緩存器的讀使能信號(hào)，以MII工作時(shí)鐘25 MHz作為緩存器讀時(shí)鐘，提取數(shù)據(jù)后經(jīng)發(fā)送器以MII接口時(shí)序發(fā)送出去。

圖4 RGMII-MII使能信號(hào)產(chǎn)生示意圖

由MII轉(zhuǎn)換成RGMII時(shí)，以MII_RX_CLK作為緩存器的寫(xiě)時(shí)鐘，MII_RX_DV作為寫(xiě)使能，將數(shù)據(jù)存入緩存器，再將百兆-千兆使能信號(hào)轉(zhuǎn)換器處理之后的千兆使能信號(hào)作為緩存器的讀使能，RGMII的125 MHz工作時(shí)鐘作為讀時(shí)鐘，將數(shù)據(jù)提取送入數(shù)據(jù)合并器，最后將千兆使能信號(hào)和雙沿?cái)?shù)據(jù)結(jié)合，以RGMII時(shí)序發(fā)送出去。

系統(tǒng)將產(chǎn)生3種工作狀態(tài)：第一種是監(jiān)聽(tīng)總線是否有數(shù)據(jù)傳輸，如果有數(shù)據(jù)傳輸則進(jìn)行數(shù)據(jù)轉(zhuǎn)換，即進(jìn)入第二種狀態(tài)，轉(zhuǎn)換處理完成之后才能將數(shù)據(jù)用于發(fā)送，則將進(jìn)入第三種狀態(tài)。發(fā)送完成后又繼續(xù)監(jiān)聽(tīng)系統(tǒng)總線傳輸信號(hào)，系統(tǒng)在這三種狀態(tài)中循環(huán)，如圖2所示。

圖2 接口轉(zhuǎn)換圖

2 FPGA邏輯設(shè)計(jì)

MII接口應(yīng)用在100 Mb/s速率時(shí)，TX_ER、RX_ER都不起作用，而且目前的嵌入式系統(tǒng)中以太網(wǎng)通信速率基本都是運(yùn)行在100 Mb/s模式下，而且在TX_EN/RX_DV信號(hào)有效的前提下TXD/RXD數(shù)據(jù)信號(hào)才有效，并且CRS和COL只在半雙工模式下有效，所以在全雙工和100 Mb/s的模式下，將這4個(gè)信號(hào)優(yōu)化并不影響整個(gè)系統(tǒng)的性能(如圖3)，優(yōu)化后不但可以提高布局布線能力和整個(gè)系統(tǒng)的性能，而且對(duì)RGMII和MII接口的通信提供了支持。

圖3 接口信號(hào)簡(jiǎn)化圖

在RGMII向MII轉(zhuǎn)換過(guò)程中，將RGMII的使能信號(hào)轉(zhuǎn)換成MII的使能信號(hào)，同時(shí)還需將RGMII數(shù)據(jù)時(shí)序轉(zhuǎn)換成MII的數(shù)據(jù)時(shí)序。

RGMII-MII使能信號(hào)轉(zhuǎn)換通過(guò)圖4方法得出(圖中的使能信號(hào)長(zhǎng)度不表示實(shí)際長(zhǎng)度，只是示意產(chǎn)生的過(guò)程)。因?yàn)镕IFO具有亞穩(wěn)態(tài)保護(hù)措施[6]，如圖4在FIFO內(nèi)部的讀空信號(hào)Rdempty為低電平就避免了進(jìn)入亞穩(wěn)態(tài)[7]，因此以Rdempty由高變低時(shí)作為讀FIFO開(kāi)始，由低變高時(shí)作為讀使能結(jié)束，即將Rdempty信號(hào)反向之后則產(chǎn)生了MII時(shí)序的使能信號(hào)[8]。

RGMII-MII的數(shù)據(jù)時(shí)序通過(guò)以下方法轉(zhuǎn)換。因?yàn)閿?shù)據(jù)在RGMII中是雙沿采樣，在MII中是單沿采樣，所以使用FPGA的雙數(shù)據(jù)速率接口(Double Data Rate I/O，DDIO)[9]將數(shù)據(jù)的采樣沿進(jìn)行變換。將RGMII信號(hào)中的TX_EN信號(hào)作為DDIO的使能輸入端，其4位數(shù)據(jù)線作為DDIO端口的數(shù)據(jù)輸入端，將其變化成單沿采樣數(shù)據(jù)類(lèi)型，因此DDIO將產(chǎn)生8 bit的數(shù)據(jù)輸出。因?yàn)镸II的接口是4 bit，需將經(jīng)過(guò)DDIO處理之后的輸出數(shù)據(jù)存入緩存器，變換成4 bit的輸出數(shù)據(jù)發(fā)送給MII接收端，因?yàn)樵O(shè)備之間進(jìn)行通信一般都會(huì)使用ACK機(jī)制，而且應(yīng)用在嵌入式系統(tǒng)中的以太網(wǎng)幀長(zhǎng)度一般都是1 500 B左右，所以應(yīng)建立一個(gè)8輸入帶使能輸入端和4輸出帶使能輸出端，緩存大小為2 048 B并且輸入與輸出時(shí)鐘不相同的FIFO[10]。

根據(jù)DDIO時(shí)序圖可知從輸入到輸出的轉(zhuǎn)換大概需要一個(gè)時(shí)鐘周期，因?yàn)镕IFO的輸入采樣的數(shù)據(jù)是DDIO的輸出，并且因?yàn)镽GMII信號(hào)中的RX_DV用作DDIO的使能輸入，所以FIFO的輸入使能需要比RGMII的RX_DV延遲一個(gè)周期，因此將RGMII的使能信號(hào)延遲一個(gè)時(shí)鐘周期作為FIFO的輸入使能，正好符合時(shí)序要求。將FIFO的輸出數(shù)據(jù)和使能信號(hào)一同發(fā)送到接收端則滿(mǎn)足MII的時(shí)序。

因?yàn)镸II比RGMII的工作時(shí)鐘頻率低，且RGMII上下沿采樣都采樣4 bit數(shù)據(jù)，而MII每個(gè)時(shí)鐘周期只發(fā)送4 bit數(shù)據(jù)，如果MII接口每傳入4 bit數(shù)據(jù)就直接將其轉(zhuǎn)換成RGMII時(shí)序，則緩存器的狀態(tài)幾乎總是為空，且RGMII有一時(shí)鐘邊沿?zé)o數(shù)據(jù)采樣，使得程序難以判斷并且沒(méi)有充分利用時(shí)鐘采樣沿。因此緩存完一幀數(shù)據(jù)后再進(jìn)行發(fā)送。

MII-RGMII的使能信號(hào)轉(zhuǎn)換如圖5所示(圖中的使能信號(hào)長(zhǎng)度不表示實(shí)際長(zhǎng)度，只是示意產(chǎn)生的過(guò)程)。

圖5 MII-RGMII使能信號(hào)產(chǎn)生示意圖

圖7 RGMII-MII模塊設(shè)計(jì)圖

圖8 MII-RGMII模塊設(shè)計(jì)圖

因?yàn)镕IFO的Rdempty信號(hào)在無(wú)數(shù)據(jù)時(shí)總是保持高電平，有數(shù)據(jù)時(shí)總是保持低電平，而當(dāng)MII_RX_DV由高變低時(shí)說(shuō)明已經(jīng)接收完一幀數(shù)據(jù)，由于FIFO寫(xiě)時(shí)鐘和讀時(shí)鐘頻率相差較大，為了保證最后幾個(gè)寫(xiě)入的數(shù)據(jù)已經(jīng)完成同步操作，所以在MII_RX_DV和Rdempty兩個(gè)信號(hào)同時(shí)都為低電平時(shí)開(kāi)始計(jì)數(shù)，計(jì)數(shù)值為3時(shí)說(shuō)明FIFO里已經(jīng)同步完畢，這時(shí)產(chǎn)生讀使能信號(hào)開(kāi)始端，當(dāng)FIFO讀完數(shù)據(jù)時(shí)Rdempty為高電平，則產(chǎn)生使能信號(hào)結(jié)束端。以此產(chǎn)生RGMII時(shí)序的使能信號(hào)。

將讀取的數(shù)據(jù)送入DDIO處理之后輸出雙沿的數(shù)據(jù)時(shí)序，將使能信號(hào)和雙沿?cái)?shù)據(jù)以及時(shí)鐘信號(hào)同步發(fā)送至接收端就完成了MII時(shí)序至RGMII時(shí)序的轉(zhuǎn)換。系統(tǒng)運(yùn)行如圖6。

圖6 系統(tǒng)運(yùn)行流程圖

圖9 RGMII-MII仿真結(jié)果

3 邏輯驗(yàn)證與仿真

根據(jù)系統(tǒng)整體原理和運(yùn)行流程使用模塊化設(shè)計(jì)方法分別建立了RGMII-MII(如圖7)和MII-RGMII(如圖8)轉(zhuǎn)換模塊。

對(duì)圖7設(shè)計(jì)模塊進(jìn)行仿真，得到結(jié)果如圖9，RGMII的GRX_CLK時(shí)鐘在使能信號(hào)的作用下，將RGMII_RXD[3..0]四位雙沿采樣的數(shù)據(jù)送入DDIO，數(shù)據(jù)分離輸出DDIO_OUT[7..0]發(fā)送至緩存器，經(jīng)過(guò)PLL移相后產(chǎn)生與數(shù)據(jù)及使能信號(hào)相符合的時(shí)鐘信號(hào)MII_TX_CLK，從仿真圖中可得信號(hào)滿(mǎn)足MII時(shí)序。

圖10 MII-RGMII模塊仿真圖

對(duì)MII-RGMII設(shè)計(jì)模塊仿真，得到仿真結(jié)果如圖10。MII_RXD[3..0]為四位數(shù)據(jù)信號(hào)線，在MII_RX_CLK時(shí)鐘的作用下，將數(shù)據(jù)接收至FIFO緩存，緩存完一幀后送入數(shù)據(jù)合并器DDIO，經(jīng)數(shù)據(jù)合并器處理之后從RGMII_TXD[3..0]引腳輸出數(shù)據(jù)，最后經(jīng)過(guò)發(fā)送器將RGMII_TX_EN信號(hào)和數(shù)據(jù)信號(hào)以及經(jīng)過(guò)PLL移相后的GTX_CLK同步發(fā)送至外部接收端，結(jié)合收發(fā)器時(shí)序要求(如圖11所示)，得知結(jié)果滿(mǎn)足時(shí)序要求。

圖11 B50610收發(fā)器時(shí)序要求

4 結(jié)束語(yǔ)

本文通過(guò)對(duì)以太網(wǎng)MII和RGMII接口時(shí)序的分析研究，以Quartus II開(kāi)發(fā)套件作為軟件開(kāi)發(fā)環(huán)境，以VHDL硬件描述語(yǔ)言實(shí)現(xiàn)了以太網(wǎng)MAC控制器的RGMII接口與MII接口通信，整個(gè)設(shè)計(jì)完成了代碼的設(shè)計(jì)、仿真、邏輯綜

合、布局布線和時(shí)序仿真驗(yàn)證，有效解決了傳統(tǒng)嵌入式系統(tǒng)在以太網(wǎng)MAC層接口靈活性差和維護(hù)成本高的問(wèn)題。

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Implementation of RGMII and MII protocol converter based on FPGA

Zhou Jianwen, Wu Lingxi, Tang Luanshi, Zhan Jie

(School of Physics and Electronic Science, Hunan University of Science and Technology, Xiangtan 411201, China)

In order to improve the flexibility of embedded system in network application and reduce the realization and maintenance cost of interface, through analysing the MII and RGMII and Ethernet IEEE802.3 recommendation standards and combining with FPGA’s strong data processing capabilities and reconfigurable capabilities, we have designed and implemented the RGMII And MII protocol converter. Simulation results show that the interface conversion function is normal and stable, which effectively solves the problem of poor flexibility and high maintenance cost of traditional embedded system interface, and provides a useful reference for the design and implementation of other signal interface systems.

MII interface; RGMII interface; FPGA; embedded system

TN492

A

10.19358/j.issn.1674- 7720.2017.23.011

周建文，吳伶錫，唐巒石，等.基于FPGA的RGMII與MII協(xié)議轉(zhuǎn)換器的實(shí)現(xiàn)[J].微型機(jī)與應(yīng)用，2017,36(23)：37-40,43.

國(guó)家自然科學(xué)基金項(xiàng)目(61540012)

2017-06-02)

周建文(1992-)，男，碩士研究生，主要研究方向：電子電路設(shè)計(jì)。

吳伶錫(1964-)，通信作者，男，碩士，教授，主要研究方向：傳感技術(shù)與網(wǎng)絡(luò)。E-mail：lxw241@126.com。

唐巒石(1973-)，男，碩士，工程師，主要研究方向：高清LED顯示屏控制系統(tǒng)及亮化控制系統(tǒng)。