基于Sigrity軟件的轉臺高速測控模塊仿真設計與實現

九江精密測試技術研究所 李 豐 曾悠兵 賴智華 信光成 王 金

基于Sigrity軟件的轉臺高速測控模塊仿真設計與實現

九江精密測試技術研究所 李 豐 曾悠兵 賴智華 信光成 王 金

介紹了采用高速DSP處理芯片TMS320C6713B作為主控制器的轉臺高速測控模塊硬件組成，應用Sigrity仿真軟件對器件的IBIS模型進行仿真，根據仿真結果選擇PCB布線拓撲結構和阻抗匹配措施，指導高速測控模塊設計，并經過實際試驗，其測試結果與仿真結果基本吻合，滿足了轉臺伺服控制周期小于250us的設計要求。

Sigrity；DSP；信號完整性；轉臺

0 引言

為提高轉臺的控制精度，縮短轉臺伺服控制周期，對轉臺控制算法做進一步優化，本文采用TI公司的TMS320C6713B浮點32位高速數字信號處理器替代C2000系列微控制器，提升系統的信號處理速度，實現控制系統的升級和優化。TMS320C6713B的主頻為300MHz，處理性能達1800MFLOPS和2400MIPS。DSP處理器與其他外設電路通過高速EMIF并行總線進行數據傳輸，由于地址總線和數據總線的布線密度較大，速度較高，同時測控模塊即有高速SDRAM器件、FPGA器件，又有低速FLASH器件，所以系統對信號完整性要求較高，為滿足硬件電路設計要求，采用Sigrity仿真軟件進行電路的輔助設計。

1 硬件總體方案

轉臺測控模塊包括角位置解算、IO信號處理、通訊接口數據收發、DA指令給定、配置參數存儲和DSP數據處理等單元，如圖1所示。其中DSP通過EMIF總線實現對異步存儲器NOR Flash、同步SDRAM和FPGA的數據訪問操作。EMIF總線訪問外設速度分配如下：SDRAM訪問時鐘為100MHz，FPGA采用異步訪問模式，訪問速度為20MHz，NORFLASH訪問速度為10MHz。

圖1 轉臺測控模塊框圖

2 硬件設計中關鍵拓撲結構設計及仿真

以往PCB設計主要依靠經驗進行PCB布局和布線，這種設計已無法滿足高速與多元電路的設計，需要在設計時充分考慮信號完整性問題。合適拓撲結構的選取、阻抗匹配措施的應用都可以提高高速信號的傳輸質量，減少傳輸的誤碼率。本文采用Sigrity軟件對PCB進行仿真分析，對阻抗匹配及拓撲結構進行預先設計。采用設計前仿真的優點是可以在系統方案設計與決策的時候，通過仿真往往能解決很多懸而未決的棘手問題，增加了對系統設計方案的可預見性，配合后端的PCB設計與后仿真，能使我們從根本上解決高速信號的分析與處理問題，能對系統的時序、過沖、下沖、EMI等方面的問題做提前預防。

2.1 高速數據線仿真

硬件電路高速信號主要為DSP到SDRAM存儲器間的數據交互信號，包括高速同步時鐘信號和數據總線和地址總線。為保證DSP可以對SDRAM存儲器進行高速的數據讀寫，利用Sigrity SI工具軟件對數據線進行信號完整性分析。

通過TI和ISSI公司官網獲取TMS320C6713B和IS42S32800J器件的IBIS模型，然后利用Model Integrity工具軟件將IBIS模型轉化為DML格式的模型文件，添加到對應器件后進行信號仿真。仿真后發現拓撲結構對仿真波形影響較大，經過對比，最終采用星形鏈拓撲結構和菊花鏈型拓撲結構混合方式。圖2(a)為未做好拓撲結構時SDRAM存儲器端數據線D0端接收波形，從波形分析信號質量較差，信號的上沖和下沖現象明顯，圖2(b)為改變拓撲結構后仿真波形，從圖2中可以看出基本和理想曲線一致。

圖2(a)拓撲結構未優化仿真波形

圖2(b)拓撲結構優化后仿真波形

考慮電路板疊層結構及芯片端口阻抗參數，選擇了合適的端接電阻，并根據PCB布線過程中高速信號線等長及器件布局等因素，經過拓撲結構優化和電阻短接后拓撲結構如圖3所示。

圖3 轉臺測控模塊拓撲結構圖

2.2 高速時鐘線仿真

高速時鐘線對信號上升沿和下降沿的延遲及抖動性能要求較高，理論上要求走線盡量短，但為了保證SDRAM的時鐘和數據同步，采用等長布線原則，必然導致信號線長度有大幅增加，通過仿真，在DSP時鐘輸出端和SDRAM時鐘輸入端各串接較小電阻可保證信號波形較好。

2.3 阻抗匹配設計

在高速的設計中，阻抗的匹配與否關系到信號的質量優劣，可有效地減少反射、控制信號邊沿速率、減少信號波動。PCB設計中選擇合適的疊層結構和走線后，一般采用端接來實現阻抗的匹配，常見的端接阻抗匹配方法包括：1.源端串聯匹配，2.終端并聯匹配，3.戴維南匹配，4.RC網絡匹配，5.二極管匹配。

本設計中采用源端串聯匹配方法來達到阻抗匹配設計的目的，由圖3所示，我們通過疊層結構和走線寬度確定了傳輸線阻抗Z0約60ohm，為保證阻抗匹配，需要首先知道源端輸出阻抗RS，由公式Z0-RS即可求出端接電阻阻抗Zr。根據IBIS模型，任何信號的引腳阻抗均由加至模型阻抗的封裝電感和電容組成，特性阻抗的計算公式為：

其中：引腳的封裝電感；C_pin：引腳封裝電容；C_comp：硅電容值。

以DSP的某條數據線為例， Lpin= 4.069×10-9，C_pin = 1.0426×10-12，C_comp=1.4592×10-12，通過公式計算出輸出阻抗RS為40ohm，所以選擇端接電阻為22ohm，同理通過公式計算出SDRAM存儲器端接電阻為33ohm。

3 硬件電路時序設計

系統中DSP對SDARM的讀寫采用的是源時鐘同步時序方式，由源時鐘同步工作原理可知，系統要想正常工作，就必須控制數據總線和選通信號之間的時序關系，滿足一定的建立和保持時間要求，即選通信號要比數據信號延遲一定時間，通過Cadence軟件的約束管理器設置時鐘和數據線傳輸走線長度偏差在±50mil以內，同時保證數據線每8組位于同一信號層。

4 實際測試結果分析

完成PCB設計和器件焊接后，為充分驗證電路性能，將DSP讀寫SDRAM的時鐘設置為100MHz，通過示波器抓取同步時鐘和數據線信號波形，波形如圖4(a)和4(b)所示，由波形圖可以看出，當外部高速SDRAM運行于100MHz時，數據線時鐘線信號較好，與仿真結果基本吻合，滿足了設計要求。

圖4(a)SDRAM時鐘信號波形

圖4(b)SDRAM數據線信號波形

5 結語

對轉臺高速測控模塊采用Sigrity仿真軟件進行了信號完整性仿真分析設計，對關鍵網絡進行了拓撲結構設計、阻抗匹配設計和時序設計，通過仿真采取了一些優化措施，保證了測控模塊工作性能。這種設計方式可大大降低高速電路設計的不確定性，提高了工作效率，節約了調試周期，具有一定實用性和推廣價值。

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[2]孫睿.基于SDRAM基本結構、操作及相關時序參數的研究[J].中國集成電路,2010,02.

[3]張建新.高速PCB的信號和電源完整性問題研究[D].西安電子科技大學,2012.

[4]陳軍,王虎,國大偉.信號完整性問題及其解決方法[J].電子產品世界,2001(20).

基礎科研：XXX高精度模塊化慣性測試技術。

李豐，碩士，九江精密測試技術研究所工程師。