基于FPGA的紙幣數據采集系統

周瑩

摘 要 要達到高質量的防偽水平，必須保證采集到高質量的紙幣數據。本文根據系統所需性能要求，分析了各個模塊器件性能，對器件做出了合理的選型。圖像采集模塊是驗鈔機系統的基礎，只有采集到準確、高質量的紙幣數據，才能保證后期的圖像處理更加完美。本文重點討論了基于CIS的紙幣圖像采集原理，闡述了紙幣采集過程的基本概念及流程。本系統采用FPGA作為協處理器，完成CIS、A/D、光源選擇驅動、SDRAM、SRAM、USB各個功能模塊的控制，實現了完整紙幣的數據存儲。FPGA與DSP共用兩片SDRAM，當其中一片SDRAM存儲完成一張完整紙幣數據時，FPGA轉向對另一片SDRAM進行存儲，并將其控制權轉交給DSP以進行后期圖像處理工作，依次循環操作，充分體現系統高速性。

關鍵詞 FPGA 紙幣數據 采集系統

中圖分類號：TP391.41 文獻標識碼：A

1概述

隨著當今科學技術的迅猛發展，數字圖像處理技術正在各個行業得到廣泛的應用，而FPGA技術的不斷成熟改變了通常采用并行計算機或數字信號處理器（DSP）、專用集成電路（ASIC）等作為嵌入式處理器的慣例。可編程邏輯器件（FPGA）憑借其較低的開發成本、較高的并行處理速度、較大的靈活性及其較短的開發周期等特點，在圖像處理系統中有獨特的優勢。

2系統設計模塊

本文基于某型號點鈔機作為實驗平臺，提出了一種基于FPGA的圖像采集處理及DSP的圖像識別處理系統方案。作為協處理器的FPGA主要負責圖像采集與存儲、模塊通信、模塊控制等工作。具體是將CIS傳感器采集到的紙幣圖像數據通過AD模數轉換，最后將一張完整紙幣數據存儲到SDRAM中，便于后期DSP進行圖像處理以及利用USB將數據傳輸至PC上位機顯示，用于驗證采集數據的正確性。

2.1 CIS圖像傳感器模塊

通過分析傳感器芯片資料中CIS的工作時序，進行CIS傳感器驅動電路的設計，傳感器光信號一旦檢測到紙幣的到來，FPGA便啟動SI信號，從SI信號上升沿出現后的第64個時鐘周期起，在每個時鐘的上升沿依次產生像素值并采集一行數據，直到行啟動脈沖再一次啟動時，下一行的采集重新開始。

2.2 A/D轉換模塊

CIS傳感器輸出是模擬信號，而交給處理器處理的必須是數字信號，對信號進行模數轉換便是必須的工作，模數轉換器便是模擬信號和數字信號之間溝通的橋梁，其主要工作就是將CIS輸出的模擬信號轉化為指定精度的數字信號并傳輸給處理器。

2.3 FPGA控制模塊

FPGA負責提供時鐘分配信號、CIS控制信號、光源選擇器SCT2007的驅動信號、A/D轉換器的控制信號、SDRAM讀寫控制信號、SRAM緩存控制、USB數據傳輸控制、串口接口控制等。

3紙幣采集系統實現

數據在開始采集前需要63個時鐘周期的準備時間，代碼的仿真波形如圖1，圖中cis_cnt計數用來控制SI信號之后的第64個時鐘周期開始數據的采集。

當64個時鐘周期等待完成，便開始三通道數據采集，采集數據的仿真波形圖如圖2：

其中cis_8m為時鐘生成模塊產生的8M CIS采集頻率，cis_si為行啟動信號，當CIS的啟動信號start有效時，SI脈沖出現，保持一個時鐘周期，直到下一行數據出現前63個周期SI脈沖再次出現。SI 出現后的29個時鐘周期，led_en信號有效，在led_en有效之后的34個周期，對要采集的數據來說，是在SI有效后的第64個周期，三通道數據才開始采集。如圖所示buf1/2/3datain[15：0]三個信號分別為432、432、576個數據的并行采集。其中cis_cnt為中間信號，用于計數控制時鐘周期個數，從而控制clrcnt、led_en脈沖的形成。led_en信號在第576個數據采集完成后被拉低，等待下一行數據采集前的34個周期，再被拉高，如此循環從而控制采集的數據在光源使能有效的情況下完成。

4總結

結合各方面綜合考慮，本課題運用FPGA反應時間在ns級的純邏輯控制方式，選擇采用FPGA控制、采集數據，DSP進行圖像處理的架構，完成點鈔機系統的硬件平臺設計和軟件實現。通過系統軟件完成紙幣的數據采集、A/D轉換、紙幣數據的緩存、片外sdram存儲器控制、數據傳輸、時鐘生成等各種功能。

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