基于Zynq的RTU遙測(cè)量計(jì)算與誤差補(bǔ)償實(shí)現(xiàn)

鐘漢華，陳劍云，周 歡

（華東交通大學(xué)電氣與自動(dòng)化工程學(xué)院，江西 南昌330013）

基于Zynq的RTU遙測(cè)量計(jì)算與誤差補(bǔ)償實(shí)現(xiàn)

鐘漢華，陳劍云，周 歡

（華東交通大學(xué)電氣與自動(dòng)化工程學(xué)院，江西 南昌330013）

使用Zynq-7000系列FPGA開發(fā)電力RTU的過程中，采集遙測(cè)信息時(shí)需要計(jì)算交流電信號(hào)的電壓電流有效值。討論基于模塊化的設(shè)計(jì)方法和一系列Xilinx IP核來實(shí)現(xiàn)此功能。首先通過數(shù)字過零檢測(cè)法計(jì)算輸入信號(hào)的頻率，然后使用積分法計(jì)算信號(hào)有效值，因?yàn)樾盘?hào)的實(shí)際頻率會(huì)隨著電負(fù)荷的變化而在一個(gè)微小的范圍內(nèi)波動(dòng)，這就使得對(duì)遙信量的測(cè)量存在一定的誤差，根據(jù)分析計(jì)算方法的誤差情況來實(shí)現(xiàn)誤差補(bǔ)償，使得交流信號(hào)電壓電流有效值的測(cè)量精確度提高，最后通過相關(guān)參數(shù)設(shè)置，完成IP核的實(shí)現(xiàn)。對(duì)該設(shè)計(jì)進(jìn)行了Matlab和FPGA仿真，仿真結(jié)果一致。

Zynq-7000；電力RTU；Xilinx IP；交流信號(hào)電壓電流有效值；FPGA

在監(jiān)測(cè)與控制高速鐵路10 kV電力供電系統(tǒng)的運(yùn)行時(shí)，需要一種高性能RTU（remote terminal unit）設(shè)于鐵路沿線上,用于采集和計(jì)算電流、電壓和功率等實(shí)時(shí)數(shù)據(jù)。隨著微電子技術(shù)的高速發(fā)展，Xilinx公司出產(chǎn)的Zynq系列FPGA產(chǎn)品因其集成度高，功耗低等功能正逐漸成為高性能系統(tǒng)開發(fā)設(shè)計(jì)的主流，它是一種FPGA+ARM結(jié)構(gòu)的高性能芯片，本文考慮用Zynq-7000芯片開發(fā)新一代高性能高集成度RTU。

目前，鐵路供電線路的鋪設(shè)越來越廣泛，而且鐵路線路的環(huán)境惡劣很容易導(dǎo)致線路發(fā)生斷線、短路等，影響線路正常運(yùn)行。需要設(shè)計(jì)一種小巧、低成本的、計(jì)算快速的高性能RTU來對(duì)10 kV供電線路上的交流電壓電流量進(jìn)行監(jiān)測(cè)與控制。該高性能RTU裝置僅對(duì)遙測(cè)數(shù)據(jù)進(jìn)行采集和計(jì)算。本文基于積分法設(shè)計(jì)信號(hào)有效值測(cè)量模塊利用數(shù)字過零檢測(cè)算法計(jì)算信號(hào)頻率，并根據(jù)誤差補(bǔ)償算法提高測(cè)量的精確度。

Xilinx公司為Zynq系列產(chǎn)品開發(fā)提供了Vivado平臺(tái)，系統(tǒng)帶有大量的不同用途的Xilinx IP核，用其乘法器IP、除法器IP、Cordic算法IP核進(jìn)行程序設(shè)計(jì)，開發(fā)過程簡(jiǎn)單方便。下面討論各模塊的設(shè)計(jì)過程、運(yùn)行結(jié)果，并用Matlab仿真進(jìn)行驗(yàn)證。

1 遙測(cè)計(jì)算功能設(shè)計(jì)

1.1 遙測(cè)量測(cè)量原理

首先，我們討論下遙測(cè)基本電量測(cè)量的原理。基本電參量測(cè)量主要包括隊(duì)交流電壓電流信號(hào)有效值的計(jì)算等。如式（1）所示[1]

式中：S為積分梯形面積；I為交流電流值；ω為角頻率；α為相位角；t為時(shí)間變量；T為交流電壓電流正弦波的周期。積分面積可以通過采樣點(diǎn)的值累加得到，如

式中：i0，ik，iN表示第一個(gè)列第N個(gè)采樣點(diǎn)的瞬時(shí)電流值；TiN表示采樣間隔時(shí)間。

最后可以得到有效值如

式中：t為采樣間隔時(shí)間；f為待測(cè)信號(hào)的頻率，Hz；Ivd表示交流電流有效值。

供電線路中，由于現(xiàn)場(chǎng)用電設(shè)備或者環(huán)境的干擾，使得被測(cè)量的三相電壓和電流信號(hào)的頻率會(huì)在小段范圍內(nèi)波動(dòng)，使得計(jì)算出的頻率微小于或者微大于50 Hz。本文設(shè)計(jì)的基本電量測(cè)量程序是基于50 Hz的基波的頻率，因此微小的頻率波動(dòng)會(huì)造成計(jì)算量的不準(zhǔn)確，使得RTU裝置對(duì)現(xiàn)場(chǎng)信號(hào)的監(jiān)測(cè)造成影響。通過分析誤差原理，在FPGA開發(fā)軟件上通過模塊的設(shè)計(jì)思想來完成基本電量的誤差補(bǔ)償算法[2]。

設(shè)被測(cè)電壓信號(hào)為 u（t）=Umsin ωt,有效值為。實(shí)際電壓頻率為fp，以采樣頻率fsamp等間隔采樣，一周內(nèi)采樣N點(diǎn)，已知采樣周期Tsamp=20 ms，N=32，采樣初始時(shí)刻為t0[3]。圖1表示系統(tǒng)頻率在偏離額定值（50 Hz），NTsamp>Tp和NTsamp

式中：T0表示初始時(shí)間；Tsamp表示采樣間隔時(shí)間；Tp表示被測(cè)信號(hào)周期；I表示信號(hào)峰值，求出誤差面積后將此面積補(bǔ)償進(jìn)入有效值公式中即可求得

式中：f表示待測(cè)信號(hào)頻率。

根據(jù)上述原理，將本設(shè)計(jì)分為3個(gè)模塊：頻率測(cè)量模塊；誤差補(bǔ)償模塊；有效值計(jì)算模塊。

圖1 NTsamp≠Tp時(shí)誤差分析圖Fig.1 Error analysis diagram(NTsamp≠Tp)

1.2 頻率測(cè)量模塊

該模塊主要用于計(jì)算待測(cè)信號(hào)的頻率。選用數(shù)字過零檢測(cè)法進(jìn)行測(cè)量，根據(jù)過零檢測(cè)法原理，設(shè)計(jì)程序共有如下幾個(gè)步驟：

1）對(duì) AD 采樣數(shù)據(jù)進(jìn)行最大值最小值搜尋得：f（max），f（min）。

2） 將最大值，最小值相加除以 2 得出零點(diǎn)值：f（zero）=［f（max）+f（min）］/2。

3）將零點(diǎn)值與AD采樣的數(shù)據(jù)進(jìn)行比較，當(dāng)前一個(gè)數(shù)據(jù)小于零點(diǎn)值、后一個(gè)數(shù)據(jù)大于零點(diǎn)值則獲取一個(gè)過零脈沖

if（prev＜＝zero&&aft＞＝zero）

pulse＜＝1

else

pulse＜＝0

4）設(shè)置1 s的檢測(cè)時(shí)間，計(jì)算這一過程時(shí)間內(nèi)的過零脈沖最后得出待測(cè)信號(hào)的頻率。

prev，aft分別表示在與零點(diǎn)值比較時(shí)，AD的前一個(gè)數(shù)據(jù)和后一個(gè)數(shù)據(jù)zero表示為零點(diǎn)值，pulse表示脈沖值。

1.3 誤差補(bǔ)償模塊

該模塊主要用于對(duì)有效值的計(jì)算進(jìn)行誤差補(bǔ)償。根據(jù)對(duì)非整周期誤差進(jìn)行分析后，根據(jù)誤差補(bǔ)償公式，將程序設(shè)計(jì)分為以下幾個(gè)步驟：

2）利用 CORDIC IP 核求解正弦函數(shù)值：step2=sin ω（Tp+t0）+sin ω（Tsamp+t0）。

3） 最后使用乘法器：setp3=step1×step2×constant1。

constant為公式簡(jiǎn)化后的定值整數(shù)。

1.4 有效值計(jì)算模塊

該模塊用于計(jì)算待測(cè)信號(hào)的有效值。根據(jù)積分公式，將程序設(shè)計(jì)分為以下幾個(gè)步驟：

1）使用累加器，將采集到的32個(gè)數(shù)據(jù)加起來：value1=i1+i2+…+i32。

2）使用乘法器：value2=value1×t。

3） 再次使用乘法器：value3=value2×f×constant2。

4）將得出的結(jié)果加上誤差補(bǔ)償模塊的計(jì)算結(jié)果：value4=value3+step3。i1，i2，…，i32分別為各時(shí)間點(diǎn)電流采樣值。

2 遙測(cè)功能程序設(shè)計(jì)

在FPGA開發(fā)軟件Vivado下對(duì)該設(shè)計(jì)進(jìn)行仿真，首先，使用數(shù)字信號(hào)發(fā)生器模擬輸入信號(hào)，完成激勵(lì)信號(hào)的。設(shè)計(jì)各模塊程序?qū)崿F(xiàn)相關(guān)功能，各模塊流程圖如圖2所示。

圖2 各模塊程序流程圖Fig.2 Program flow chart

數(shù)字過零檢測(cè)模塊檢測(cè)信號(hào)中的最大值與最小值，設(shè)定檢測(cè)時(shí)間，最后得出最大值與最小值，搜尋最大值最小值過程是不停的循環(huán)的，求解出零點(diǎn)之后，通過對(duì)比零點(diǎn)前后的數(shù)據(jù)，滿足條件就產(chǎn)生過零脈沖，最后根據(jù)脈沖個(gè)數(shù)計(jì)算頻率。

使用Verilog編寫程序時(shí)，經(jīng)常使用標(biāo)志位來識(shí)別出計(jì)算步驟[5]。flag0，flag1，flag2分別表示計(jì)算步驟的標(biāo)志位。在有效值計(jì)算模塊中，首先需要存儲(chǔ)一個(gè)周波的數(shù)據(jù)點(diǎn)，當(dāng)存儲(chǔ)完時(shí)，將flag標(biāo)志位置為1，表示存儲(chǔ)數(shù)據(jù)的步驟完成，開始進(jìn)入計(jì)算過程。Verilog語言中使用加、減、乘除法需要使用IP核，在IP核的使用中，需要一個(gè)IP核使能位來表示IP核的數(shù)據(jù)輸入的有效。因此在進(jìn)行加法過程時(shí)，將flag1置為1表示加法IP核開始使用，同時(shí)將flag0表示為置0，表示不在進(jìn)行數(shù)據(jù)存儲(chǔ)步驟。加法運(yùn)算結(jié)束后，開始運(yùn)行乘法運(yùn)算，這時(shí)將flag2表示為置1，表示乘法IP核的輸入位是有效的，將flag1置為0，表示加法運(yùn)算步驟結(jié)束，最后等待誤差補(bǔ)償模塊的數(shù)據(jù)傳輸就可以計(jì)算出最后的有效值數(shù)據(jù)。err-flag0，err-flag1，err-flag2分別表示誤差計(jì)算過程中頻驟的標(biāo)志位。

在誤差補(bǔ)償模塊中，根據(jù)公式可以看出，需要根據(jù)數(shù)字過零檢測(cè)模塊計(jì)算出的頻率來計(jì)算Tsarnp，所以首先需要使用除法器，除法器IP計(jì)算完成后，會(huì)輸出一個(gè)標(biāo)志位，以此標(biāo)志位來進(jìn)行表示下一步計(jì)算的開始，即erro_flag=1。當(dāng)標(biāo)志位置為1后，開始計(jì)算公式中的絕對(duì)值，判斷前者后者大小，最后通過減法IP核求出結(jié)果。同理計(jì)算弧度，計(jì)算正弦值也是將上一步驟的標(biāo)志位置為0，IP的輸入有效位置為1，最后得出誤差補(bǔ)償?shù)臄?shù)據(jù)[6]。

對(duì)系統(tǒng)進(jìn)行設(shè)計(jì)，并在Matlab上進(jìn)行仿真，最后得出結(jié)果如表1所示，峰值均為16 204。

表1 實(shí)現(xiàn)與仿真結(jié)果Tab.1 Implementation and simulation results

將Verilog設(shè)計(jì)的測(cè)量算法通過SDK軟件加載進(jìn)板子中實(shí)現(xiàn)可以得出結(jié)果，同樣在Matlab中設(shè)計(jì)測(cè)量算法并對(duì)比實(shí)現(xiàn)結(jié)果數(shù)據(jù)和Matlab中直接計(jì)算所得的數(shù)據(jù)，可以得到計(jì)算結(jié)果有小部分差異，這是由于在使用硬件語言計(jì)算時(shí)，小數(shù)部分進(jìn)行二進(jìn)制運(yùn)算過程中會(huì)出現(xiàn)誤差導(dǎo)致的，但是這種誤差的幅度非常小，這種誤差值對(duì)計(jì)算得出的結(jié)果影響非常小，因此在實(shí)際運(yùn)用中，F(xiàn)PGA實(shí)現(xiàn)的誤差可以忽略不計(jì)，可以認(rèn)為設(shè)計(jì)與預(yù)期是相符的。

3 Xilinx IP核使用和優(yōu)化方案

本文基于Xilinx IP核的方法來進(jìn)行程序設(shè)計(jì)，使用到的IP核包括加法器、減法器、乘法器、除法器和Cordic算法IP核等，下面對(duì)Cordic算法IP、乘法器除法器IP核的使用和優(yōu)化進(jìn)行分析。

Xilinx IP核接口主要包括輸入輸出data通道、tvalid通道、tready通道、tlast通道、tuser通道等。輸入輸出數(shù)據(jù)通道主要用于信號(hào)的傳輸，信號(hào)輸入過程中需要tvalid信號(hào)來表明負(fù)載端數(shù)據(jù)輸入的有效性，信號(hào)輸出時(shí)需要tready信號(hào)表明信號(hào)輸出的有效性，tlast信號(hào)表明數(shù)據(jù)輸入端一個(gè)周期內(nèi)數(shù)據(jù)的最后一個(gè)樣點(diǎn)。

Coedic IP核中可用的功能選項(xiàng)有sin and cos，平方根，轉(zhuǎn)換，雙曲正弦，余弦和反雙曲函數(shù)功能選項(xiàng)。當(dāng)選擇平方根模式，存在兩種新的數(shù)據(jù)類型：無符號(hào)整數(shù)和無符號(hào)分?jǐn)?shù)。Cordic算法IP核主要用于計(jì)算正弦函數(shù)值，因此選擇使用sin and cos功能選項(xiàng)。對(duì)于計(jì)算正弦值，輸入的相位角的數(shù)據(jù)位定義為：第1位是符號(hào)位，第2位、第3位是正數(shù)位，其他是小數(shù)位，Cordic IP核規(guī)定相位角度的輸入僅僅在-π～π。輸出數(shù)據(jù)高位為正弦函數(shù)值數(shù)據(jù)，第1位為符號(hào)位，第2位為整數(shù)位，其他為小數(shù)位；輸出數(shù)據(jù)地位為余弦函數(shù)值數(shù)據(jù)，第1位為符號(hào)位，第2位為整數(shù)位，其他為小數(shù)位[7]。

Cordic IP核結(jié)構(gòu)配置包括并行結(jié)構(gòu)配置和字串行結(jié)構(gòu)配置：

1）并行配置：以犧牲硅面積來完成完全并行配置的單周期數(shù)據(jù)吞吐量。

2）字串行配置：通過占用一個(gè)小硅面積來完成一個(gè)字串行實(shí)現(xiàn)多個(gè)周期的吞吐量。

數(shù)據(jù)格式：Cordic核心提供了表達(dá)的實(shí)部數(shù)據(jù)和虛部數(shù)據(jù)的3種格式數(shù)據(jù)樣本的組成。3種格式分別為Signed Fraction模式；Unsigned Fraction模式；Unsigned Integer模式。

Signed Fraction：默認(rèn)設(shè)置。x和y輸入和輸出表示為定點(diǎn)補(bǔ)碼數(shù)的一個(gè)2位整數(shù)的寬度。例如11100000表示-0.5。x，y分別表示實(shí)部輸入和虛部輸入。

Unsigned Fraction：x和y輸入和輸出表示為無符號(hào)具有1位整數(shù)的定點(diǎn)數(shù)。僅用于平方根功能配置。例如：11100000表示值+1.75。

Unsigned Integer：x和y輸入和輸出表示無符號(hào)整數(shù)。僅用于平方根功能配置。

相位格式：Cordic核提供兩種相位數(shù)據(jù)格式。兩種格式分別為Radians模式和Scaled Radians模式。

Radians：相位表示為一個(gè)定點(diǎn)補(bǔ)碼數(shù)3位的整數(shù)寬度、弧度單位。例如：01100000代表價(jià)值3弧度。

Scaled Radians：相位表示為定點(diǎn)補(bǔ)碼數(shù)隨著3位整數(shù)的寬度，與π弧度單位。一個(gè)尺度的弧度等于1π弧度。例如：11110000表示0.5π弧度值。

本文考慮速度與資源的平衡性，選擇并行結(jié)構(gòu)配置，數(shù)據(jù)格式選用默認(rèn)的有符號(hào)型數(shù)據(jù)，相位格式選用Radians格式。

乘法器IP核有兩種類型，一種為并行乘法器，一種為固定常數(shù)型乘法器，本文計(jì)算過程中使用的兩個(gè)輸入均為變量，所以使用并行乘法器，數(shù)據(jù)類型為無符號(hào)定點(diǎn)數(shù)據(jù)。乘法器結(jié)構(gòu)有使用LUT查找表結(jié)構(gòu)即為和單獨(dú)使用乘法結(jié)構(gòu)。資源選項(xiàng)有速度選項(xiàng)和可配置選項(xiàng)來完成資源與速度的合理配置，速率模式有很好的計(jì)算特性、區(qū)域選項(xiàng)模式則減少寄存器的使用。根據(jù)測(cè)試LUT查找表結(jié)構(gòu)數(shù)據(jù)延遲為一個(gè)時(shí)鐘，有很好的時(shí)序性，因此選擇使用LUT查找表結(jié)構(gòu)。

除法器使用過程中首先設(shè)置除法器類型為Radix2模式，經(jīng)過檢驗(yàn)，這種模式下，除法器消耗資源最少。然后設(shè)置輸入輸出數(shù)據(jù)類型為有符號(hào)型，在設(shè)置輸入數(shù)據(jù)除數(shù)時(shí)，可以設(shè)置TLAST信號(hào)和TUSER信號(hào)，表示數(shù)據(jù)輸入時(shí)遵守一個(gè)嚴(yán)格的時(shí)序，當(dāng)信號(hào)輸入完畢時(shí)，TLAST信號(hào)會(huì)拉高，數(shù)據(jù)不在輸入IP中。輸入通道中，分為整型數(shù)據(jù)和小數(shù)數(shù)據(jù)，小數(shù)數(shù)據(jù)可以設(shè)置為商類型數(shù)據(jù)和小數(shù)數(shù)據(jù)[8]。

本文選用的IP核配置模式如上述所示，標(biāo)識(shí)為custom模式。速率模式（speed）為以消耗資源為前提達(dá)到最大計(jì)算速度的模式，對(duì)比兩種資源使用結(jié)果；區(qū)域選項(xiàng)模式（area）則以消耗資源最少為前提。

表2顯示了Vivado軟件report報(bào)告中資源使用情況，獲得了3種優(yōu)化模式下占用邏輯資源的數(shù)量。可以知道area模式占用資源最少，speed模式最多，custom模式可以兼顧資源與速度練個(gè)方面的要求。

表2 資源使用結(jié)果Tab.2 Results of resource use

使用custom模式，可以自行定義各個(gè)IP核中需要的功能，可以根據(jù)參數(shù)設(shè)置選擇合適的硬件資源。所以當(dāng)在速度作為最重要的考量因素時(shí)，選擇speed模式效果最好；當(dāng)數(shù)據(jù)處理速率的要求不高時(shí)，可以選擇area模式。若在一般場(chǎng)合，根據(jù)custom模式更加靈活，可以兼顧占用資源和速度兩個(gè)方面的要求。

4 結(jié)束語

本文基于Xilinx IP核的方法，設(shè)計(jì)基本電參量的計(jì)算與誤差補(bǔ)償算法，并在Zynq-7000平臺(tái)的FPGA上實(shí)現(xiàn)，完成了RTU遙測(cè)計(jì)算中的基本電量測(cè)量。通過Matlab仿真對(duì)比，驗(yàn)證了程序設(shè)計(jì)正確性。該實(shí)現(xiàn)方式可以大大的縮短研發(fā)周期，減少成本，根據(jù)參數(shù)設(shè)置選擇合適的硬件資源和數(shù)據(jù)處理速率。

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Calculation and Error Compensation of RTU Measurement Based on Zynq

Zhong Hanhua，Chen Jianyun，Zhou Huan
（School of Electrical and Electronic Engineering,East China Jiaotong University,Nanchang 330013,China）

In the process of developing power RTU by using Zynq-7000 series FPGA,the effective value of AC signal voltage current should be calculated in collecting telemetry information.This paper discusses measurement of the effective value through the use of modularization-based design methods and a series of Xilinx IP core.Firstly,the frequency of the input signal was calculated by digital zero-crossing method.Then RMS of the signal was calculated through integrated method.The measurement of remote communication data had certain errors as actual frequency of signal fluctuated in small scope with the changes of electrical load.And error compensation was realized by the analysis of error condition of calculation to improve the measurement accuracy of the effective value of the AC signal voltage current.Finally,IP core was made by setting interrelated parameters.Matlab and FPGA simulation results were verified consistent.

Zynq-7000；power RTU；Xilinx IP；RMS of AC signal voltage current；field programmable gate array（FPGA）

TP274

A

（責(zé)任編輯 姜紅貴）

1005-0523（2017）04-091-06

2017－03－27

鐘漢華（1992—），男，碩士研究生，研究方向?yàn)殡娔苜|(zhì)量檢測(cè)和FPGA數(shù)字信號(hào)處理。

陳劍云（1962—），男，教授，博士生導(dǎo)師，研究方向?yàn)殡娏ο到y(tǒng)監(jiān)控及自動(dòng)化、遠(yuǎn)動(dòng)技術(shù)。