雙蹤示波器設計中的采樣率自適應分配技術

張凱+李晨杰+劉豫東+金明+顧斌+吳珊珊

摘 要： 基于奈奎斯特采樣定理和FPGA器件設計了一款采樣率自適應分配的雙蹤數字示波器。采用雙通道共享雙A/D，按照輸入信號帶寬比自適應分配二通道采樣率的方案，有效地解決了傳統模式下二通道采樣率無法相互調劑的弊端，從而顯著提高了示波器的帶寬上限和采樣效率。在總采樣率約束下，較傳統采樣模式，帶寬上限提高近2倍， 對高斯分布下的信號帶寬采樣效率提高約1.5倍。

關鍵詞： 示波器； 帶寬； 采樣； 自適應； FPGA

中圖分類號： TN702?34 文獻標識碼： A 文章編號： 1004?373X（2017）17?0154?04

Self?adaptive allocation technology of sampling rate in design of dual?trace oscilloscope

ZHANG Kai1， 2， LI Chenjie1， LIU Yudong1， JIN Ming2， GU Bin2， WU Shanshan2

（1. Jiangsu Province R&D Center of Electronic Information Engineering Technologies， Nanjing 210023， China；

2. School of Electronic Information Engineering， Nanjing College of Information Technology， Nanjing 210023， China）

Abstract： Based on the Nyquist sampling theorem and FPGA devices， a sampling rate adaptively?allocating dual?trace digital oscilloscope was designed. The two channels sharing dual A/Ds are adopted to allocate two channels′ sampling rates in accordance with the bandwidth ratios of input signals， and overcome the disadvantage that the sampling rates cannot be mutually supported between two channels in the traditional mode， thereby the bandwidth upper limit and sampling efficiency of the oscilloscope are significantly raised. Under the constraint of the total sampling rate， the upper limit of the bandwidth is nearly doubled， and the sampling efficiency is increased by roughly 1.5 times for signals′ bandwidths in Gaussian distribution， in comparison with the traditional sampling mode.

Keywords： oscilloscope； bandwidth； sampling； self?adaption； FPGA

0 引 言

數字示波器作為電子設計及工業測量領域里一種廣泛應用的電子測量儀器，其工作實質為將時變電信號轉換成時域曲線，通過對電量的頻率、幅度、電位差等參數進行實時分析，以實現對信號實時變化過程的研究[1?3]。目前，數字存儲示波器通常是雙通道的，且采用每一個通道配一個A/D芯片，兩個通道采樣率相同[4?8]。然而，在雙蹤觀察信號時，兩個通道信號的帶寬相差較大的情況是常見的。因此，傳統設計往往會發生如下現象：其一通道的寬帶信號由于采樣率不夠導致欠采樣，而另一通道的窄帶信號由于采樣率過剩導致過采樣，從而使示波器的觀察能力不能得到充分發揮。基于此，本文提出一種雙通道共享雙A/D的方案，按照雙通道信號帶寬比自適應分配采樣率，有效地解決了上述問題。

1 系統總體設計方案

如圖1所示為系統總體框圖。FPGA是整個系統的控制及數據處理核心，負責完成硬件電路以及大量數據信息的處理控制工作。信號從A、B兩通道輸入后，首先由前級信號調理電路將其調理至A/D轉換器采樣時所能處理的電壓范圍以內，而后通過高速切換的模擬開關控制兩路目標信號依次進入A/D轉換器，將其轉換成可處理的數字量，并將采集到的樣本點送入FPGA，在此進一步通過FFT分析其帶寬信息并轉換成控制時序信號來控制模擬開關的工作。波形顯示采用240×128的LCD液晶顯示觸摸屏，可以實現垂直靈敏度從2 mV/div～2.5 V/div共8檔，掃描靈敏度從1 μs/div～500 ms/div共10檔，以下主要對系統中的主要硬件模塊及其功能進行介紹。

2 系統硬件設計

2.1 高速模擬開關

高速模擬開關的工作原理類似單刀雙擲開關，通過控制時序信號（CTL）的控制達到對兩個采樣通道進行依次切換的目的。當目標信號通過高速切換的模擬開關時，A/D轉換器在控制信號為高電平時對A通道進行采樣，在控制信號為低電平時對B通道進行采樣。

2.2 A/D采樣電路

系統中ADC采用TLC5510芯片，其最高采樣率為20 MHz，實時采樣率可達16 MHz。TLC5510為8 b芯片，對應于0x00～0xFF128點采樣范圍。但實際只用高7位作為有效位，每比特對應16點，故其采樣頻率可通過下式得到：endprint

（1）

式中表示LCD顯示屏上水平網格中的時間。

2.3 信號調理控制部分

如圖2所示為信號調理控制部分電路，負責進一步完成對輸入信號的電壓調節。

圖2 信號調理電路

可見，衰減部分主要為一片8 b數模轉換芯片（DAC）DAC0832。其輸出電壓幅度可表示為：

（2）

式中：為輸入電壓；為來自Nois Ⅱ處理器的輸入信號。當發生改變，系統將調整其衰減系數，每一路通道的每檔垂直靈敏度都與調理電路的增益相對應，具體的增益因子與垂直掃描靈敏度之間的對應關系如表1所示。

2.4 采樣控制部分

采樣控制部分的設計是整個系統設計的核心，主要由高速緩存單元、樣本存儲單元、采樣控制單元、數字濾波單元四部分組成，具體的組成框圖如圖3所示。

（1） 存儲單元

高速緩存單元通過FIFO實現，負責存儲經A/D采樣模塊處理后所得的目標信號的數字量，并將其送入樣本存儲單元存儲起來。

（2） 采樣控制單元

采樣控制單元調用樣本存儲單元內的樣本點，并對樣本點進行快速傅里葉變換（FFT）實現對其帶寬信息的分析處理，得到信號帶寬的加權系數；再根據信號帶寬的加權系數產生一種可變脈寬的控制時序信號CTL，實現對高速模擬開關的控制。需要注意的是，控制信號頻率滿足奈奎斯特采樣定理且小于總采樣頻率，脈寬的變化情況與加權系數的變化情況成正相關。

自適應控制算法結構圖如圖4所示，設定一個標準量，將帶寬信息量化成可處理數值，通過一定的函數關系加權到標準量上得到加權系數。與此同時，把所設定標準量轉化成計數脈沖，作為標準計數脈沖，并在一段時間內得到加權系數鎖存起來，讓標準計數脈沖無限逼近加權系數所映射的計數脈沖，得到的計數脈沖即可作為高速模擬開關和數據存儲的控制信號。

（3） 數字濾波單元

由于在模擬開關高速切換的過程中會引入尖峰脈沖，所以考慮在數據存儲前先進行濾波處理。經濾波所得的信號采樣時序圖如圖5所示。

3 系統軟件設計

本設計基于可編程片上系統（System?on?a?Programmable?Chip，SOPC）技術，以Nios Ⅱ處理器為核心，利用VHDL語言在FPGA芯片上搭建系統，完成信號調理控制部分、采樣控制部分以及波形顯示控制部分的管理。該系統具有4 B的FLASH存儲器和8 B的SDRAM，并通過阿瓦隆橋（Avalon bridge）與Nios Ⅱ處理器相連接，可以使用定時器、JTAG_UART或者其他模塊來運行及調試Nios Ⅱ處理器。系統同時增加了可編程I/O外圍設備用于驅動外部仿真液晶及控制顯示。系統軟件主流程圖如圖6所示。

4 測試結果分析

4.1 測試方案

為了對本文設計的示波器性能進行測試，首先考慮通過仿真對系統性能加以研究，以此完成可行性分析；后進行實驗，利用數字合成信號發生器產生正弦信號，并將其分別送入本示波器輸入端，在不同的信號峰峰值以及垂直靈敏度條件下對本示波器的峰值、頻率值的測量精度加以分析[9?10]。

4.2 可行性分析

假定送入示波器兩輸入端的信號幅度為1 V，頻率分別為0.5 kHz和2.5 kHz，初相為0的正弦波信號，如圖7所示。對本文設計的系統進行仿真所得波形如圖8所示。由圖7，圖8可見，采樣率自適應分配的雙蹤數字示波器可以在提高帶寬利用率的同時，完成兩路信號的波形顯示。

4.3 測試結果

（1） 信號發生器產生的正弦波信號峰峰值為0.8 V，示波器的垂直靈敏度為0.1 V/div時，不同頻率信號的測量結果如表2所示。

（2） 信號發生器產生的正弦波信號峰峰值為15 mV，示波器的垂直靈敏度為2 mV/div時，不同頻率信號的測量結果如表3所示。

由實驗結果可見，本示波器的頻率測量誤差不高于2%，而電壓測量誤差小于6%，具有較高的測量精度。其中，頻率測量誤差主要源自于等精度測頻中對頻標計數的誤差，由高頻小信號信噪比較低引起；而電壓測量誤差則是由在前級調理電路中運放在通頻帶內幅頻特性不平坦、運放間存在串擾等原因所導致。

5 結 語

本文利用FPGA+Nios Ⅱ處理器設計了一款采樣率自適應分配的雙蹤數字示波器。本設計中輸入待測信號經過前級信號調理電路把信號調整到A/D輸入電壓的范圍之內，經過A/D轉換變成數字信號，送到FPGA中進行相關處理；而后再由Nios Ⅱ處理器把要顯示的數據送入LCD屏顯示，以此實現信號波形的檢測。由于本示波器雙通道共享雙A/D，按照雙通道信號帶寬比自適應分配采樣率，有效地提高了示波器的帶寬利用率。同時，FPGA的應用使得數字存儲示波器的設計較為靈活，容易升級，可以根據用戶的需要實現電路的升級。

參考文獻

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