一種基于FPGA的多路圖像拼接的4K高清顯示設計

作者/鄒江，江國海 ，曾麗娟，遵義師范學院

項目基金：黔科合LH字【2015】7008

一種基于FPGA的多路圖像拼接的4K高清顯示設計

作者/鄒江，江國海 ，曾麗娟，遵義師范學院

項目基金：黔科合LH字【2015】7008

目前各大電視、顯示器廠商的4k高清技術處理方案主要是采用基于臺灣晨星等4k處理芯片設計的，而采用該方案若需要增加新的圖像數據處理功能或者改變某一項功能卻顯得尤為困難。本文采用基于FPGA的多路圖像拼接的4K高清顯示設計方案，即利用FPGA將4路分辨率為1920＊1080的圖像信號拼接為一幅分辨率為3840＊2160的4K圖像信號，并通過DisplayPort接口發送到高清4K顯示器進行顯示。本文詳細介紹了DVI數據處理硬件電路、DisplayPort接口硬件電路設計過程，并介紹了FPGA的DDR3設計及DisplayPort接口程序設計流程，最后通過試驗驗證設計的正確性。

4k高清；DVI；DisplayPort；DDR3

引言

近年來，隨著4K高清電視、顯示器的普及，使得4k的高清技術得到越來越廣泛的應用，目前各大電視、顯示器廠商的4k高清技術處理芯片主要基于臺灣晨星等4k處理芯片設計的，但增加功能或者更改設計比較困難，無法做到自主可控設計的目的。目前基于FPGA的處理圖像的速度與能力得到了較大的提高，已經可以滿足4k高清顯示對圖像數據處理的高速要求，采用FPGA作為4K圖像處理的主控芯片方案已經得到了充分的驗證，本文主要是針對特殊圖像拼接領域里面利用FPGA進行多路圖像拼接設計的。

圖1 實現4k高清顯示原理框圖

1. 系統總體設計

本系統要求將4路分辨率為1920＊1080的DVI視頻圖像拼接成1路3840＊2160分辨率的4k高清圖像并發送至4K高清顯示器進行顯示。具體設計思路為將PC主機提供的4路DVI圖像信號連接到本系統的DVI輸入接口，4路圖像信號經過DVI信號調理芯片DS16EV5110A進行信號調理，經調理的DVI信號利用DVI時序轉換器TFP410A進行轉換為標準的DVI時序信號，標準的DVI時序包括RGB數據、行同步HSYNC、場同步VSYNC和DE信號；FPGA采集4路DVI圖像信號存入DDR3芯片，待4路DVI圖像信號全部存入DDR3芯片MT41J256M16HA之后，再將4路DVI圖像數據從DDR3芯片同時讀出，最終通過displayport接口發送到4k高清顯示器進行顯示，SN65DP130S為displayport信號調理芯片，對displayport信號的增加和減弱具有重要的調節作用，系統總體框圖如圖1所示。

FPGA采用xilinx公司生產的kinetx—7系列的XC7K325T—2FFG900I，FPGA內部邏輯模塊包含FIFO模塊、DDR3總線控制模塊、AXI_DDR3的IP核、MicroBlaze軟核和DisplayPort模塊；其中FIFO主要用于保存采集到的DVI數據，DDR3總線控制模塊負責DDR3總線邏輯的調度和對axi_7series_ddr3 IP核的控制，使其能夠高效高速的處理DVI輸入的數據；axi_7series_ddr3模塊為kinetx—7的DDR3控制的IP核模塊。

2. 系統硬件設計

圖2 DVI時序轉換圖

DVI圖像由DVI接口輸入到DS16E5110A信號調理器，再經DVI轉換芯片TFP401A轉換為標準的DVI時序，包含像素時鐘ODCK、像素有效信號DE、場同步信號VSYNC、行同步信號HSYNC和24bit的像素點RGB數據，電路原理圖如圖2所示。DVI_CON接口的第6管腳CLK和第7管腳DATA別連接EEPROM 24LC02B的SCL和SDA管腳，EEPROM保存EDID信息，一旦檢測到熱插拔信號主機就會主動通過I2C時序讀取EEPROM的EDID信息，輸出相應的圖像信號。

DisplayPort接口電路原理圖如圖3所示，SN75DP130S為DisplayPort信號均衡器，FPGA通過I2C總線配置SN75DP130S，使其滿足輸出的信號與FPGA中displayport的GTX端口信號強弱相適應。輔助通道AUX_CH曼徹斯特編碼與主機進行通信，使其適應高速的displayport高速信號的傳輸。

圖3 DP信號發送原理圖

3. 系統程序設計

3.1 DDR3程序控制模塊設計

DVI輸入信號像素時鐘ODCK、像素有效信號DE、場同步信號VSYNC和行同步信號HSYNC和像素點24bit的RGB數據。FPGA在檢測到場同步信號VSYNC下降沿出現之后，等待DE信號有效并且將有效的像素數據存入FIFO，當FIFO的數據計數值DATA_COUNT計到一行1920個像素點的時候，調用DDR3內核將一行數據寫入SDRAM存儲芯片中，DVI數據處理流程如圖4所示。

圖4 DVI數據處理流程圖

采用AXI總線操作DDR3內核，DDR3內核設置的主頻為800MHz，可以滿足高速的讀寫要求。AXI Data Width 設置為512bit；DDR3_SDRAM Data Width一共由4片16bit數據位的SDRAM組成一個64bit的DDR3數據接口。在將DVI圖像數據寫入AXI總線過程中，需要將24bit的DVI RGB[23∶0]數據先組成一個32bit的RGB[31∶0]數據，具體操作位高8bit補0；把數據拼接成一個512bit的AXI數據接口，需要16個RGB像素點才可以拼接成512bit的數據。一行1920個像素點的數據可以組成120個512bit的AXI總線數據，數據拼接框圖如圖5所示。

3.2 DisplayPort發送4K高清圖像數據程序設計

DisplayPort協議包含在xilinx DisplayPort IP核中，因此要實現DisplayPort發送4K高清視頻數據功能必須要使用xilinx 官方發布的DisplayPort IP核，DisplayPort IP核是硬核，IP核當中一些參數需要軟件配置才能更好的使用，特別是配置SN65DP130S均衡器的時候利用軟件配置參數就顯得尤為重要。為了配置DisplayPort IP核的參數，本文調用了xilinx FPGA自帶的MicroBlaze軟核對DisplayPort IP硬核進行配置，MicroBlaze軟核與DisplayPort IP硬核的硬件連接圖如圖6所示。

lnk_clk_p和lnk_clk_n分別為SN65DP130S產生的高頻輸入時鐘；lnk_tx_lane_p[3∶0] 和lnk_tx_lane_ n[3∶0]分別為傳輸的差分數據的兩端；tx_hpd為熱插拔信號；aux_tx_io_p和aux_tx_io_n分別為輔助信號I2C的SDA信號的差分對；iic的iic_scl和iic_sda為配置SN65DP130S參數的時鐘和數據線；rs232_uart為打印MicroBlaze的打印輸出信息端口，MicroBlaze內核軟件工作流程圖如圖7所示。

圖5 數據拼接原理圖

圖6 DisplayPort硬核及外圍元件連接原理圖

圖7 MicroBlaze軟核的軟件程序運行流程圖

MicroBlaze內核程序的采用C語言編寫，在生成的的工程硬件導出硬件Hardware之后，再利用SDK生成對應的軟件工程，生成的軟件工程包含BSP底層驅動Driver，通過編寫軟件程序控制DisplayPort參數的配置與發送數據的過程管理，可以實現4K高清圖像的發送。

4. 試驗驗證

對多路視頻圖像拼接系統進行試驗驗證時，需要將4路PC機的發送的分辨率為1920＊1080的圖像通過DVI接口線連接到多路視頻圖像拼接系統電路板，再從多路視頻圖像拼接系統用DisplayPort線連接到4K高清顯示器進行顯示，測試結果如圖8所示，在高清顯示器上顯示4路windows桌面圖像，可見設計滿足4路圖像拼接要求。

5. 結語

試驗結果表明，該基于FPGA的多路圖像拼接4K高清顯示系統能滿足多路圖像拼接和4K高清顯示要求。基于FPGA的多路圖像拼接與4K高清顯示技術對于自主可控的硬件系統具有使用靈活、全新定制功能，廣泛應用于自主控制設計領域，本文對于自主設計4K高清顯示方面具有一定的指導意義。

＊ [1]徐軍,錢占飛,賀岸,盧靜.4K超高清電視發展趨勢研究報告[J].中國數字電視.2013(10).

“雙十一”購物狂歡節，是指每年11月11日的網絡促銷日，源于淘寶商城（天貓）2009年11月11日舉辦的網絡促銷活動。下面我將列舉從2009年至2017年“雙十一”天貓和淘寶的總銷售額以及各年銷售額的增長率，如表所示：

＊ [2]吳煒.視頻圖像處理技術的發展應用探析[J].硅谷.2014(01).

＊ [3]孫貴濤.支持4k分辨率的多格式視頻處理系統設計與實現[D].成都：電子科技大學碩士學位論文，2015：12～14.

＊ [4]劉旭鳳.基于4K2K電視構架的視頻解碼顯示研究[D].濟南：山東大學碩士學位論文，2015：9～13.

＊ [5]劉佳慶.基于FPGA的視頻解碼系統的設計與研究[D].哈爾濱：哈爾濱理工大學碩士學位論文，2013：24～25.

＊ [6]陳浩利.基于FPGA的超高分辨率視頻信號處理系統的研究及實現[D].廣州：華南理工大學碩士學位論文，2011：35～38.

＊ [7]熊文彬,蔣泉,曲建軍,于軍勝.基于FPGA實現的視頻顯示系統[J].液晶與顯示.2011,(01)：7～8.

＊ [8]陳偉,黃秋元,周鵬.高速電路信號完整性分析與設計[M].電子工業出版社,2009：34～35.

圖8 4路分辨率為1920＊1080的圖像拼接畫面