FPGA中嵌入式塊SRAM的設計

劉義凱

（中國電子科技有限公司第四十七研究所，沈陽110032）

FPGA中嵌入式塊SRAM的設計

劉義凱

（中國電子科技有限公司第四十七研究所，沈陽110032）

對于邏輯芯片的嵌入存儲器來說，嵌入式SRAM是最常用的一種編譯器，其典型的應用包括片上緩沖器、高速緩沖存儲器、寄存器堆等。對于小于2Mb存儲器的應用，嵌入式SRAM可以有更好的成本效率，因此通常優先被考慮。FPGA由于具有使用便捷，適用范圍廣等特點，從而得到廣泛應用。FPGA內部的嵌入式專用SRAM模塊，拓展了FPGA的應用范圍，提高了靈活性。對基于SRAM的FPGA中使用的嵌入式塊SRAM電路進行了設計和分析，設計的BRAM具備通用的雙端口SRAM功能，且具有FPGA特有的可配置性，具備多種工作模式。對塊RAM的組成電路進行了設計和分析，包括模式控制電路，譯碼電路，位線預充電路和靈敏放大器電路。

集成電路；現場可編程門陣列；嵌入式；隨機存儲器；靈敏放大器；可配置性

1 引言

通常的SRAM型FPGA主要由配置存儲器、布線資源、可編程I/O、可編程邏輯單元CLB、塊存儲器BRAM和數字時鐘管理模塊組成[1]。其內部的RAM資源由分布式RAM和塊SRAM（Block SRAM）組成。分布式RAM位于CLB中，每個CLB包含了16×1bit的SRAM結構。BRAM資源由多個單片容量為4K的可配置SRAM陣列及其專用布線資源構成。BRAM的加入既增加了RAM的容量，又構成了大型LUT，更完善了CLB的功能。塊RAM可被配置為單端口RAM、雙端口RAM、內容地址存儲器（CAM）以及FIFO等常用存儲結構。在實際應用中，FPGA芯片內塊RAM的數量也是選擇芯片的一個重要因素。

2 BRAM的整體結構

現代數字系統對存儲器容量的存儲速率要求越來越高，讀取訪問時間就是一個重要參數，它是從地址信號的出現到存儲在該地址上的數據在輸出端出現的時間延遲[2]。提高BRAM讀取速度的一個有效辦法是減小位線和字線上的總負載電容，這可以通過減少連接在同一字線和位線上的存儲單元數目來實現，即采用存儲陣列分塊技術。本設計采用多個BRAM的方法，每個BRAM都有自己的譯碼電路、敏感放大器和數據通道，各個BRAM獨立工作，每個BRAM的讀取時間得到了大大提高[3]。其總體結構如圖1所示，包括存儲單元陣列，譯碼電路，控制電路和輸入輸出電路。外圍是邏輯互連資源，提供塊RAM與其他功能模塊之間的布線。

圖1 BRAM整體結構

3 BRAM的內部電路

3.1 SRAM單元結構

通常的SRAM存儲單元是6管單元，其具有低的靜態直流功耗，同時也消除了電阻型負載存儲單元的閾值損失，也有很好的抗干擾性。雙端口存儲單元是單端口單元的變形，在單端口6管單元的基礎上，在B端增加兩個存取管，控制端連接B端的字線[4-5]。根據BRAM的容量要求，由64×64的陣列構成大小為4k bit的存儲空間。

圖2 雙端口8管單元結構

3.2 配置模式控制電路

配置邏輯中三位控制信號WIDTH_SEL<0：2>連到BRAM中，同時對地址寬度、數據寬度進行控制。

由于 BRAM 可以實現 1、2、4、8、16 位的任意位寬，所以地址總線寬度、數據總線寬度都必須滿足其中任意一種模式下的要求。于是設計時使地址總線寬度為各種模式下的最大值，即1位時的地址寬度<11：0>，其他模式下可使不用的地址位使能無效，進而獲得所需的地址位。數據總線寬度也設置為各種情況下的最大值，即16位時的數據寬度<15：0>，其他情況下選擇有用的數據位進行存儲。

表1可見WIDTH_SEL<0：2>對地址使能的控制，主要在于對地址<11：8>的控制，其他位地址<7：0>則一直有效。

表1 不同數據位寬的地址使能

數據總線的寬度由WIDTH_SEL<0：2>另外譯碼產生一組數據控制信號，分別為S_1、S_2、S_4、S_8、S_16，控制數據如何分配到位線上。這當中64根位線實行了分片，每片4根：

S_1有效：DI<0>可分配到16片中的任何一片上。

S_2 有效：DI<0:1> 可分配到 <0:1>、<2:3>…<14:15>任何相鄰兩片上，每片1位數據。

S_4 有效：DI<0:3> 可分配到 <0:3>、<4:7>、<8:11>、<12:15>任何相鄰四片上，每片1位數據。

S_8有效：DI<0:7>可分配到<0:7>或<8:15>8片上，每片1位數據。

S_16有效：DI<0:15>剛好分配到16片上，每片1位數據。

至于上述究竟存儲到哪些片上以及具體存儲到片內哪根位線上則由列譯碼控制。

3.3 譯碼電路

行譯碼采用了常用的3-8譯碼器，3-8譯碼器內由與門組成。第一級用兩個3-8譯碼器，輸入端接入行地址ADDR<5：0>，第二級用64個與門把第一級譯碼進一步譯出來，可實現64行中選出1行。如圖3所示。

列譯碼相對較復雜，首先將列地址分為兩組，一組用于片選譯碼，一組用于片內譯碼。片選地址由ADDR<11：8>組成，片內譯碼由ADDR<7：6>組成。片選地址譯碼由地址和地址使能組成，而地址使能則是由WIDTH_SEL<0：2>配置決定的。圖4是片選譯碼的示意圖。

圖3 64選1行譯碼

圖4 片選譯碼

譯碼所得的A<11：8>_DEC<0：15>即可實現片選存儲。當配置為1位時，4位地址均有效，譯出的16位中只有1位有效，只能選擇16片中的1片。當配置為2位時，ADDR<11>使能無效，譯出16位中有連續2位有效，能選擇16片中連續2片。當配置為4位時，譯出16位中有連續4位有效，能選擇16片中連續4片。配置為8位就能選擇16片中的上8片或下8片。配置為16位，4個地址均無效，譯出的16位全有效，16片全選。經過了片選的一級譯碼，列譯碼還需經過圖5所示的第二級的片內譯碼。

圖5 片內譯碼

A<11：8>_DEC與A7譯碼均為低有效，A6譯碼均為高有效。之所以能夠用或門譯碼，是因為沒被譯碼的一對BL和BLN位線上的數據是不會被寫入存儲單元的，如A7<0>為 1，A<11：8>_DEC為 1，BL<0>與BLN<0>均為1，即使字線打開了，它們也是不會被寫入存儲陣列的。而被譯碼選中的一對位線，BL與BLN互補，它們上的數據即可被寫入存儲單元[6]。

3.4 位線充電電路

對位線的充電共有兩對充電管和一對上拉管，如圖6所示。寬長比在設計上也是有講究的。上拉管一直開啟，為倒比管。柵極接平衡管的M1和M2時序要求較高，因為它們的寬長比較大，為主要充電管。在BRAM總使能信號ENA和時鐘CLK有效時工作，進行預充電。在CLK下降沿，M1和M2短暫關閉可執行讀操作。M1、M2和平衡管都在Pre1_BL信號控制下工作。

Pre1_BL需在數據線與位線之間的開關管打開時關閉，不影響數據的讀操作。Pre1_BL信號受到數據線與位線的開關管控制信號A的約束，圖6的結構即可避免Pre1_BL與A的時序沖突，在A有效時，Pre1_BL無效，且當A關閉時，Pre1_BL延遲開啟。

而M3和M4管則由Pre2_BL信號控制，Pre2_BL由BRAM全局信號ENA、CLK和WE一起控制。由于BRAM在進行寫操作時，也可鏡像地輸出寫入的數據，即也做了讀操作。為了更好地在寫入時也讀出，且滿足頻率要求，有必要增加這一充電管。

圖6 位線充電電路

圖7 Pre1_BL信號產生電路

4 靈敏放大器

由于位線的寄生負載大，SRAM存儲單元的讀出信號小，速度低，為了能有效的讀出數據，同時降低由于位線充放電造成的過大延遲及功耗，設計時使存儲單元的兩條位線上的電壓變化幅度遠遠低于電源電壓，因此需要在位線和輸出驅動之間添加靈敏放大器，將兩條位線上的信號快速的放大的相應的電平[7]。靈敏放大器根據工作模式可以分為電壓式和電流式。電壓式靈敏放大器又主要有差分型、交叉耦合型、鎖存器型等幾類[8]。根據設計需要，在此采用了鎖存器型靈敏放大器類似的結構，如圖8所示。放大器的主體由 P0，P1，N0，N1 組成，當 EN=1，EN_ADD=1時，電路處于工作狀態，BL和BLN端的信號經過地址選通后輸入，信號被迅速放大，當反相器轉換到穩定態時可使靜態功耗為零。當EN=0，EN_ADD=0時，電路不工作，位線被預充管拉至高阻態，靜態功耗也為零。這里的EN_ADD也是地址信號，實際上是對地址信號進行了一次選擇。

圖8 靈敏放大器

5 結束語

如今系統越來越高級，數字電路也高度集成，存儲器也越來越多地應用于嵌入式芯片中。FPGA的應用和功能也越來越強大，這都對FPGA內嵌的存儲資源提出了更高的要求。設計一種應用于FPGA的嵌入式存儲器結構，符合一般雙端口SRAM的功能，且具有FPGA特有可配置性，使FPGA應用中的靈活性得到了提高。

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《微處理機》2018年度征訂通知

《微處理機》期刊由中國電子科技集團公司第四十七研究所主辦，是經國家科委批準的國家級工程技術刊物，并被《中國科技論文統計與分析》和《中國電子科技文獻數據庫》以及Internet網上的重要源數據檢索刊物之一。自辦，國內外公開發行。

主要刊載國內外最新的各種微處理器、微控制器、微機外圍電路、專用電路的發展動態、設計、測試、開發與應用和微機系統與微機軟件的開發以及微機在各領域中的應用等方面的科技論文。

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Design of Embedded Block SRAM for FPGA

Liu Yikai
（The 47th Research Institute of China Electronic Technology Group Corporation，Shenyang 110032，China）

Embedded SRAM is the most common type of memory for a logic chip.For the application of less than 2Mb,the embedded SRAM can be considered firstly thanks to its better cost efficiency.FPGA has been widely used because of its convenience.The block SRAM embedded in FPGA greatly expands the scope and flexibility of the application.This paper designs an embedded block SRAM circuit used in SRAM-base FPGA.The Block SRAM can be used as normal dual port SRAM,and also can be configured according to a variety of operating modes.The block SRAM,composed of model control circuit,coding circuit,precharge circuit and balance circuit and sensitive amplifier circuit,is analyzed and optimized as well.

Integrated circuits；FPGA；Embedded；SRAM；Sensitive amplifier；Configurable

10.3969/j.issn.1002-2279.2017.03.005

TN43

A

1002-2279-（2017）03-0022-04

劉義凱（1984-），男，四川省宜賓市人，工程師，主研方向:數字集成電路設計。

2016-07-19