低功耗基準(zhǔn)電壓源的設(shè)計與實(shí)現(xiàn)

楊金亮，李天生

（1.贛州師范高等專科學(xué)校 計算機(jī)系，江西 贛州 341000；2.電子科技大學(xué) 微電子與固體電子學(xué)院，成都 610054）

低功耗基準(zhǔn)電壓源的設(shè)計與實(shí)現(xiàn)

楊金亮1，李天生2

（1.贛州師范高等專科學(xué)校 計算機(jī)系，江西 贛州 341000；2.電子科技大學(xué) 微電子與固體電子學(xué)院，成都 610054）

為實(shí)現(xiàn)低壓低功耗的要求，利用E/D NMOS閾值電壓皆為負(fù)溫度系數(shù)的特點(diǎn)，設(shè)計一種參考電壓為增強(qiáng)型、耗盡型NMOS閾值差的低功耗基準(zhǔn)電壓源。通過電路參數(shù)的設(shè)計，使參考電壓的溫度系數(shù)趨近于0，采用2個串聯(lián)的電阻作為輸出級，使參考電壓方便可調(diào)，并在電路中加入負(fù)反饋環(huán)路，使參考電壓更加穩(wěn)定。仿真實(shí)驗(yàn)表明，低功耗基準(zhǔn)電壓源具有高響應(yīng)速度和高穩(wěn)定性等優(yōu)點(diǎn)。

低功耗；基準(zhǔn)電壓源；閾值電壓差

0 引 言

隨著集成電路尺寸的不斷減小和半導(dǎo)體制造工藝的迅速發(fā)展，高精度和高電源抑制比的基準(zhǔn)電壓源幾乎成了所有模擬和混合電路系統(tǒng)中不可缺少的基本模塊。然而，傳統(tǒng)的帶隙基準(zhǔn)電壓源的面積和功耗都比較大，其基準(zhǔn)電壓一般都大于帶隙電壓，很難實(shí)現(xiàn)低壓低功耗的要求[1]。目前，非CMOS工藝的基準(zhǔn)電壓在實(shí)際應(yīng)用時取得了較高的精度和穩(wěn)定性。本文提出基于NMOS工藝的基準(zhǔn)電壓源，其參考電壓基于增強(qiáng)型、耗盡型NMOS閾值差。同時采用閾值電壓構(gòu)成基準(zhǔn)電壓，結(jié)構(gòu)所需的供電電壓大幅減小，易于實(shí)現(xiàn)低功耗設(shè)計。

1 基于NMOS工藝的低功耗基準(zhǔn)電壓源整體電路設(shè)計

基于E/D NMOS閾值差的基準(zhǔn)電壓源具有較高的精度、較低的溫度系數(shù)及較低的功耗。本文提出改進(jìn)后的電路結(jié)構(gòu)，不但輸出參考電壓具有較高的溫度穩(wěn)定性，電源電壓抑制比較高，且輸出電壓可通過修改參數(shù)易于實(shí)現(xiàn)自由設(shè)定。基于NMOS工藝的低功耗基準(zhǔn)電壓源整體電路結(jié)構(gòu)如圖1所示。

圖1 基于NMOS工藝的低功耗基準(zhǔn)電壓源整體電路結(jié)構(gòu)

由圖1可知，其整體電路結(jié)構(gòu)由5個MOS晶體管和2個電阻組成。M1為耗盡型NMOS管，M2, M5為增強(qiáng)型NMOS管，M3, M4為PMOS管。由M3, M4組成電流鏡，通過調(diào)節(jié)M3, M4的寬長比，使ID3與ID4保持相等或整數(shù)關(guān)系。M1, M2, M 3, M 4組成基準(zhǔn)電壓源的主體部分，產(chǎn)生對溫度不敏感的基準(zhǔn)電壓VGS2。R1, R2串聯(lián)組成輸出端，調(diào)節(jié)R1與R2的比例，使輸出的參考電壓在一定范圍內(nèi)可調(diào)。R1, R2, M5組成負(fù)反饋電路，使輸出參考電壓穩(wěn)定。

2 基于NMOS閾值差的低功耗基準(zhǔn)電壓源的設(shè)計與實(shí)現(xiàn)

本文提出改進(jìn)后的電路結(jié)構(gòu)，由于簡化了第一級參考電壓生成電路，即無法通過電路參數(shù)的設(shè)定完全消除E/D NMOS溝道表面遷移率不同帶來的溫度系數(shù)，因而在電路中加入有電阻R1, R2及晶體管M5組成的負(fù)反饋電路，以穩(wěn)定輸出電壓VREF。

2.1 遷移率對摻雜濃度的依賴關(guān)系

硅晶格中雜質(zhì)原子的濃度水平對遷移率有很大的影響。特別是由于庫侖散射機(jī)制，雜質(zhì)原子的存在降低了自由載流子的遷移率。最低的遷移率出現(xiàn)在較低的溫度情況下，而非較高的溫度情況下，因?yàn)榍罢叩穆曌由⑸湫?yīng)不顯著[2-4]。此外，電離雜質(zhì)濃度的正向溫度系數(shù)的存在，減小了遷移率溫度系數(shù)。在室溫T下，電子遷移率隨摻雜水平變化的經(jīng)驗(yàn)公式為：

其中NA為受主雜質(zhì)摻雜濃度。

當(dāng)摻雜濃度NA較小時（＜1018cm-3），電離雜質(zhì)的影響很小，μ基本由晶格散射決定，隨著溫度升高，整個散射幾率在升高，遷移率下降。當(dāng)摻雜濃度NA較大時，在溫度較低的范圍內(nèi)，晶格散射的影響較弱，電離雜質(zhì)影響比較顯著，μ由晶格散射和電離雜質(zhì)散射決定；在溫度較高的范圍內(nèi)，晶格散射增加，其影響增強(qiáng)使得μ隨溫度的升高而下降。可見，遷移率μ隨著雜質(zhì)濃度的升高而下降，隨著溫度的升高而下降。實(shí)際硅中遷移率與摻雜濃度的關(guān)系如圖2所示。

圖2 實(shí)際硅中遷移率與摻雜濃度的關(guān)系

由圖2可知，在摻雜濃度較低的范圍內(nèi)（＜1016cm-3），載流子遷移率幾乎不變；在高摻雜的硅中，載流子遷移率隨著摻雜濃度的升高而迅速降低。

2.2 低功耗基準(zhǔn)電壓源的主體電路設(shè)計

低功耗基準(zhǔn)電壓源利用MOS閾值電壓對溫度的線性關(guān)系，通過對電路參數(shù)的設(shè)計，達(dá)到基準(zhǔn)電壓的零溫度系數(shù)。同時通過輸出端的設(shè)計，使基準(zhǔn)電壓輸出方便可調(diào)（見圖1）。

NMOS管的漏極電流表達(dá)式為：

其中k為NMOS管的寬長比。

M1為耗盡型NMOS管，由于M1的柵極和源極同時接在地電位GND，因而依據(jù)（2）式，可求得M1的漏極電流為：

M3，M4組成電流鏡，使ID1與ID2相等或倍數(shù)關(guān)系。設(shè)ID2=m ID1，則

可求得：

在E/D NMOS工藝中，襯底摻雜一般為1011～1015cm-3。根據(jù)分析，雜質(zhì)濃度在這個范圍內(nèi)變化時，電子遷移率μn幾乎不變，因而可將（5）式簡化為：

由于電壓VGS2通過串聯(lián)的電阻R1, R2組成的輸出級分壓后輸出，即輸出電壓VREF，因而VREF的表達(dá)式為：

輸出參考電壓為增強(qiáng)型與耗盡型NMOS晶體管閾值電壓的線性組合，且增強(qiáng)型與耗盡型NMOS晶體管閾值電壓與溫度皆為線性關(guān)系，而兩個溫度系數(shù)都為負(fù)值。故參考電壓VREF可實(shí)現(xiàn)溫度系數(shù)近乎等于0。閾值電壓對溫度的導(dǎo)數(shù)為一常數(shù)，其關(guān)系可表達(dá)為：

其中，KT為NMOS閾值電壓的溫度系數(shù)，且KT＜0；T為絕對溫度；T0為測量KT時的絕對溫度。參考電壓VREF對溫度的導(dǎo)數(shù)表達(dá)式為：

由（10）式可看出，通過設(shè)置調(diào)整M1, M2的寬長比的比例，并調(diào)整組成電流鏡的M3, M4的寬長比的比例，以改變電流鏡兩端電路的倍數(shù)關(guān)系，就可得到零溫度系數(shù)的參考電壓。依據(jù)（6）、 （10）式可得：

其中，KTE, KTD, VTE, VTD決定于所用的制造工藝，因而輸出參考電壓的值決定于R1與R2的比值，且此比值不受其他條件的限制，使輸出參考電壓可通過改變R1與R2的比值而在較大范圍內(nèi)自由設(shè)定。因此，可根據(jù)不同系統(tǒng)、不同電路的參數(shù)要求而改變參數(shù)得到不同的參考電壓值。

將本設(shè)計性能指標(biāo)與文獻(xiàn)[5]設(shè)計性能指標(biāo)進(jìn)行比較，結(jié)果見表1。相比文獻(xiàn)[5]設(shè)計，本設(shè)計參考電壓的調(diào)整具有更大的靈活性，可簡單地通過改變電阻之間的比值而調(diào)整輸出參考電壓的大小。同時由于改進(jìn)了文獻(xiàn)[5]電阻分流的缺陷，本設(shè)計在溫度特性上有著更好的表現(xiàn)。

2.3 反饋回路的設(shè)計

當(dāng)受主雜質(zhì)摻雜濃度較小時，電子遷移率隨雜質(zhì)濃度改變的變化并不明顯，故在以上分析和計算中，增強(qiáng)型NMOS與耗盡型NMOS中電子遷移率的比值μE/μD近似代為1。但由于比值μE/μD稍偏離1，且在溫度較高時，增強(qiáng)型NMOS與耗盡型NMOS中電子遷移率μE與μD因?yàn)閾诫s濃度的不同而呈現(xiàn)不同的變化趨勢，使參考電壓隨溫度變化而偏離理論值。

表1 電路性能指標(biāo)比較

負(fù)反饋環(huán)由電阻R1, R2及晶體管M5組成。其負(fù)反饋過程為：當(dāng)溫度變化時，若VGS2升高，通過R1, R2的分壓，VREF隨之升高，且ID=VGS2/R2亦隨之升高。M5的柵源電壓VGS5隨之增加，故M5的柵極電位隨之升高，即M 2的漏極電位升高。M 2的漏極電位與M 2的柵極電位相位相反，故VGS2隨之減小。當(dāng)電阻間比值R1/R2確定時，通過調(diào)整R1與R2的比值可微調(diào)輸出參考電壓VREF的電壓值，同時可改變參考電壓的溫度系數(shù)，以達(dá)到最佳的溫度穩(wěn)定性。

3 仿真實(shí)驗(yàn)

為驗(yàn)證輸出電壓VREF的具體特性，對電路進(jìn)行仿真，分析其溫度特性、功耗、供電電壓及線性調(diào)整率等關(guān)鍵參數(shù)，從而說明電路的優(yōu)勢。

3.1 溫度特性

固定供電電壓為5V，掃描-40℃～100℃的溫度范圍，查看輸出的溫度特性，仿真所得的VREF溫度特性曲線如圖3所示。

圖3 VREF溫度特性曲線

圖3的溫度系數(shù)可計算為：

由此說明VREF在不需要高階溫度補(bǔ)償?shù)那樾蜗戮哂蟹浅：玫臏囟忍匦浴?/p>

3.2 功耗

在一固定的電源電壓下，為降低功耗，需降低三路電路的值，即ID1, ID2, ID5。依據(jù)（4）、 （5）式可得：

降低電路功耗，需適當(dāng)減小M1的寬長比，并適當(dāng)增加電阻R1，R2的阻值。在上述電路設(shè)置中，當(dāng)溫度為25℃時，仿真得到的電流分別為：ID1=10.94μ，ID2= 5.49μ，ID5=2.08μ；VDD=5V，I=-18.51μA，P=96.57μW。

3.3 供電范圍

溫度為25℃時，將電源電壓VDD在0～20V范圍內(nèi)進(jìn)行掃描，所得參考電壓VREF隨VDD變化的曲線如圖4所示。

由圖4可知，當(dāng)電源電壓VDD在3.6～9V間變化時，參考電壓VREF基本保持不變。在可正常工作的電源電壓范圍的上下邊緣處進(jìn)行溫度曲線的掃描，即對不同的電源電壓下參考電壓VREF在-40℃～100℃溫度范圍內(nèi)進(jìn)行掃描，可得到較為精確的可正常工作的供電電壓范圍。

圖4 VREF隨VDD變化的曲線

3.4 線性調(diào)整

溫度為25℃時，在電源電壓范圍內(nèi)對參考電壓VREF進(jìn)行掃描，可求出電路的線性調(diào)整率。當(dāng)電源電壓VDD在3.7～9.2V間連續(xù)變化時，其線性調(diào)整率曲線如圖5所示。

圖5 線性調(diào)整率曲線

由圖5可知，當(dāng)電源電壓VDD=3.7V時，VREF= 2.0717V；當(dāng)電源電壓VDD=9.2V時，VREF=2.1135V。

故基準(zhǔn)電壓源的線性調(diào)整率為：

4 結(jié) 論

本文設(shè)計的基于E/D NMOS的基準(zhǔn)電壓源具有NMOS工藝速度快、高頻特性好、與CMOS工藝兼容、非線性失真小等優(yōu)點(diǎn)，結(jié)構(gòu)簡潔，更易實(shí)現(xiàn)低功耗，在不需要高階補(bǔ)償?shù)那闆r下能獲得很好的溫度系數(shù)，同時工作電壓范圍廣，能滿足不同電壓下的應(yīng)用，且輸出基準(zhǔn)電壓可調(diào)。本設(shè)計的低功耗是在晶體管工作飽和區(qū)下設(shè)計的，相比于亞閾值區(qū)還有較大的優(yōu)化空間，后續(xù)低功耗的研究將會集中在亞閾值區(qū)的基準(zhǔn)電壓源的設(shè)計。

[1] 楊方杰.低供電電壓基準(zhǔn)電壓源設(shè)計[D].長沙：國防科學(xué)技術(shù)大學(xué)計算機(jī)學(xué)院，2011：7-11.

[2] 齊領(lǐng)，恩云飛，章曉文.MOSFET遷移率隨溫度變化關(guān)系研究[C]//廣州：中國電子學(xué)會第十四屆青年學(xué)術(shù)年會，2008：70-72.

[3] 張彥飛，游雪蘭，吳郁.線性區(qū)工作模式下溝道中的載流子遷移率和溫度梯度如何影響功率MOSFET的溫度系數(shù)（TC）：理論研究、測試和仿真[J].電力電子，2008（1）：37-41.

[4] 羅衡，鄧聯(lián)文，易圖林.半導(dǎo)體Si載流子遷移率的統(tǒng)計模型計算模擬[J].材料導(dǎo)報，2011（2）：112-115.

[5] XIA X，XIE L W，SUN W F，et al.Temperature-stable Voltage Reference Based on Different Threshold Voltages of NMOS Transistors[J]. IET Circuits Devices & Systems，2009（5）：233-238.

[責(zé)任編輯：謝樹林]

Design and Realization of a Low-power Voltage Reference

YANG Jinliang1, LI Tiansheng2
(1.Computer Department, Ganzhou Teachers College, Ganzhou, 341000, China; 2.College of Micro-electronics and Solid-state Electronics, University of Electronic Science and Technology of China, Chengdu, 610054, China)

To realize the requirements of low voltage and low power, a low-power voltage reference w ith enhanced voltage reference and depleted NMOS threshold difference is designed by utilizing the characteristics of negative temperature coef f cient of E/D NMOS threshold voltage. The temperature coef f cient of voltage reference is made to approach zero through the design of circuit parameters. The voltage reference is designed to be easily adjustable by adopting two series resistors as outputs. And the voltage reference is made to be more stable by adding negative feedback loop to the circuit. Simulation results show that the low-power voltage reference has many advantages, such as high-speed response and high stability.

Low-power consumption; Voltage references; Threshold voltage difference

TN432

A

1671-4326 (2017) 02-0038-04

DO I: 10.13669/j.cnki.33-1276/z.2017.031

2016-07-05

楊金亮（1976—），男，江西贛州人，贛州師范高等專科學(xué)校計算機(jī)系講師，碩士；李天生（1993—），男，江西贛州人，電子科技大學(xué)微電子與固體電子學(xué)院碩士研究生.