基于抗靜電設計的集成電路可靠性技術研究

楊菊瑾

（中國電子科技集團公司第四十七研究所，沈陽110032）

基于抗靜電設計的集成電路可靠性技術研究

楊菊瑾

（中國電子科技集團公司第四十七研究所，沈陽110032）

集成電路工藝發展到深亞微米階段,器件的物理尺寸日益減小,芯片的可靠性設計面臨的問題越來越復雜。為縮短研制周期，節約成本，應在電路設計時就考慮可靠性問題。ESD是CMOS電路中最為常見的失效機理之一，嚴重的會造成電路自我燒毀。概述了集成電路的可靠性設計，介紹了CMOS集成電路ESD保護的必要性，分析了ESD的失效機理，研究了在CMOS電路中幾類常見的ESD保護方法，分析了各種保護方式的原理和特點。

可靠性；靜電放電；ESD保護電路；集成電路工藝；晶閘管；柵接地場效應管

1 引言

隨著集成電路制造工藝水平的提高，集成電路器件的特征尺寸不斷縮小，芯片集成度持續提高，先進的工藝對集成電路設計而言是一個福音，但芯片的可靠性問題也日益嚴峻。ESD作為集成電路可靠性分析中的一個主要失效機理,其引起的損傷已經成為當前CMOS集成電路的致命威脅,ESD設計及失效分析也已成為集成電路可靠性研究的重要課題之一。

2 集成電路可靠性設計介紹

可靠性的定義是系統或元器件在規定條件下和規定時間內完成規定的能力。集成電路的可靠性設計是在產品研制的全過程中，以預防為主、加強系統管理的思想為指導，從線路設計、版圖設計、工藝設計、封裝結構設計、評價試驗設計、原材料選用、軟件設計等方面，采取各種有效措施，力爭消除或控制半導體集成電路在規定條件下和規定時間內可能出現的各種失效模式，從而在性能、費用、時間（研制、生產周期）因素綜合平衡的基礎上，實現半導體集成電路產品規定的可靠性指標。

集成電路的可靠性設計可大致分為線路可靠性設計和版圖可靠性設計兩類[1]。

2.1 線路可靠性設計

線路可靠性設計是在完成功能設計的同時，著重考慮所設計的集成電路對環境的適應性和功能的穩定性。半導體集成電路的線路可靠性設計是根據電路可能存在的主要失效模式，盡可能在線路設計階段對原功能設計的集成電路網絡進行修改、補充、完善，以提高其可靠性。

2.2 版圖可靠性設計

版圖可靠性設計是按照設計好的版圖結構由平面圖轉化成全部芯片工藝完成后的三維圖像，根據工藝流程按照不同結構的晶體管（雙極型或MOS型等）可能出現的主要失效模式來審查版圖結構的合理性。

可靠性設計技術分類方法很多，這里以半導體集成電路所受應力不同造成的失效模式與機理為線索來分類，將半導體集成電路可靠性設計技術分為：

（1）耐電應力設計技術：包括抗電遷移設計、抗閂鎖效應設計、防靜電放電設計和防熱載流子效應設計；

（2）耐環境應力設計技術：包括耐熱應力、耐機械應力、耐化學應力和生物應力；

（3）穩定性設計技術：包括線路、版圖和工藝方面的穩定性設計。

3 抗靜電設計

3.1 ESD的失效原理和模式

半導體集成電路在加工、組裝、儲存及運輸過程中，可能與帶靜電的容器、測試設備、操作人員接觸，所帶靜電會經過器件引線放電到地，使器件受到一個持續時間雖然很短（納秒量級）但是瞬時電流/電壓很高的靜電泄漏作用，導致器件損傷或者失效。這就稱之為ESD損傷。

靜電放電失效可以是熱效應，也可以是電效應，這取決于半導體集成電路承受外界過電應力的瞬間熱效應以及器件對地的絕緣程度。若器件的某一引出端對地短路，則放電瞬間產生電流脈沖形成焦耳熱，使器件局部金屬互連線熔化或芯片出現熱斑，以致誘發二次擊穿，這就屬于熱效應。若器件與地不接觸，沒有直接電流通路，則靜電源不是通過器件到地直接放電，而是將存貯電荷傳到器件，放電瞬間表現為產生過電壓導致介質擊穿或表面擊穿，這就屬于靜電效應[2-4]。

3.2 提高ESD能力的方式

3.2.1 從工藝方面改進

目前從集成電路制造工藝上改進ESD保護能力有2種方法：增加ESD注入工序和增加金屬硅化物阻擋層掩模版。這兩道工序提高了器件承受ESD的能力，但同時也增加了工藝成本。

（1）ESD注入工序（ESDImplantaition）

在亞微米工藝中，引進了漏端輕摻雜工序（Low Do-ping Drain），見圖1（a），這步工序在源端和漏端與柵極重疊的地方生成一個輕摻雜濃度的淺結，可以降低漏端在溝道中的電場強度分布，從而克服因熱載子效應（Hot Carrier Effect）所造成的器件在使用長時間后Vth漂移的問題。該淺結一般只有0.2μm左右深，形成曲率半徑比較小的尖端，靜電通過時，會在該尖端先放電引起結擊穿，導致熱失效。采用LDD結構的MOS器件作輸出級，很容易被靜電擊穿，HBM測試擊穿電壓常低于1000V。

在輸入/輸出端口處的MOS器件上增加ESD注入層見圖1（b），ESD注入可以制備深結的傳統MOS器件，從而提高亞微米工藝下器件的ESD保護能力；在內部電路仍然使用有LDD結構的MOS器件。這樣在提高器件性能的同時又增加了ESD的保護能力。例如在相同的溝道寬度（W=300μm）情形下，LDD結構的NMOS器件，其ESD防護能力只有約1000V（HBM），但ESD注入的NMOS元件，其ESD防護能力可提升到4000V。

圖1 內部電路中和ESD保護電路中MOS結構

另外一種ESD注入的方法是在漏結上增加一高濃度注入的P結，使形成的PN結擊穿電壓低于LDD結構的擊穿電壓，靜電放電時，會先從該低擊穿電壓的PN結流過，而不至于在LDD尖端放電，造成損傷。這種方法不需要對MOS器件作額外處理[5]。

（2）金屬硅化物阻擋層（Silicide Blocking）

金屬硅化物阻擋層工藝增加一張掩模版定義Salicide Blocking區域，然后去除該區域的金屬硅化物，使源、漏和柵的方塊電阻值恢復到原來值，靜電放電時經過大電阻產生大的壓降，同時電流減小，達到提高ESD的保護能力。增加金屬硅化物阻擋層工序，可以極大程度的提升CMOS IC輸出級的ESD保護能力，但是金屬硅化物阻擋層工序也增加了工藝復雜度，而且在去除金屬硅化物的同時，會對工藝線造成污染。

3.2.2 從器件方面改進

在ESD沖擊發生時，ESD保護電路必須保證及時地釋放ESD能量，并且保護電路本身必須能夠承受大電流。所以ESD保護電路必須要具有較低的擊穿電壓（break down voltage）或者較快的觸發速度，形成低阻通路，并均勻地釋放ESD能量。這就對ESD器件在大電流、高電壓情況下的工作機制提出了一定要求。這些器件的工作機制與它們在正常工作狀態下的機制有很大不同，這些器件包括半導體電阻、傳統二極管（正反向）、厚氧化層（Field-oxide）器件、NMOS管[6]。

器件在不同偏壓下的特性和占用的布局面積是考核ESD器件的指標。圖2是各種用作ESD保護器件的I-V特性圖。圖2（a）二極管正向工作電壓約在 0.8V-1.2V左右，但是反向工作電壓約在-13V-15V左右。因此，當相同大小的ESD放電電流流經該二極管時，在反向靜電壓下產生的熱量遠大于正向靜電壓情形下產生的熱量，即二極管能承受的正向ESD電壓將遠大于反向ESD電壓。

圖2（b）MOS管和圖2（c）三極管的ESD承受能力與二次崩潰點電流It2有關。當ESD放電電流大于該器件的It2,該器件便會造成不可回復性的損傷，且二者的箝制電壓一般較大，導致功率較高。圖2（d）晶閘管（SCR）在正偏與反偏時工作電壓都只有1 V左右。對比4種器件可看出晶閘管的箝制電壓更低，所以功耗最小，晶閘管通過相同的電流時占用的面積也小，因此晶閘管是最理想的ESD保護器件。

圖2 ESD器件的I-V特性圖

晶閘管的一次擊穿電壓較高，約為30V-50V見圖3（a），這樣在內部電路都被破壞后晶閘管才會導通釋放靜電壓，起不到對電路的保護作用，所以一般采用如圖4所示的SCR與MOS器件的組合形成低電壓觸發晶閘管（LVTSCR），MOS器件在擊穿后觸發SCR導通釋放靜電壓，此種組合可有效地將SCR的擊穿電壓降到10 V左右，見圖3（b），從而安全保護內部電路。

圖3 晶閘管和低壓觸發晶閘管的I-V特性圖

圖4 LVTSCR器件的剖面圖

3.2.3 從電路方面改進

ESD保護電路的設計目的就是要避免工作電路成為ESD的放電通路而遭到損害，保證在任意兩芯片引腳之間發生的ESD，都有適合的低阻旁路將ESD電流引入電源線。這個低阻旁路不但要能吸收ESD電流，還要能箝位工作電路的電壓，防止工作電路由于電壓過載而受損。在電路正常工作時，抗靜電結構是不工作的，這使ESD保護電路還需要有很好的工作穩定性，能在ESD發生時快速響應，在保護電路的同時，抗靜電結構自身不能被損壞，抗靜電結構的負作用（例如輸入延遲）必須在可以接受的范圍內，并防止抗靜電結構發生閂鎖。

在目前先進的工藝下,最常用的ESD保護電路結構仍然是基于柵極接地NMOS管(GGNMOS)和柵控晶閘管(SCR)等,其中多指條MOSFET的抗ESD設計及ESD觸發均勻性問題仍然是集成電路抗ESD設計的難點和重點[7]。單管GGNMOS的抗ESD性能主要體現在寄生NPN管的導通泄流能力。圖5所示為GGNMOS及寄生NPN結構,其IV特性曲線表示在導通泄流的各個區域內電流電壓的變化。

為克服大尺寸晶體管不均勻導通的情況，可以利用電容耦合作用來使大尺寸晶體管的每一叉指都能均勻導通。

圖5 GGNMOS截面圖及I-V特性曲線

圖6（a）利用電容耦合作用使大尺寸晶體管均勻導通，NMOS的雜散電容Cgd做耦合器件，通過場氧NMOS加強了耦合電容的效用，當正的ESD電壓突然出現在PAD上時，由于電容耦合作用NMOS柵極電壓跟著上升，故大尺寸NMOS均勻導通而進入驟回崩潰區（snapback region），ESD放電能量便可均勻分散到每一叉指來承受，真正發揮大尺寸晶體管器件應有的ESD防護水準。

圖6（b）是電容耦合技術應用于輸入級ESD防護電路上的一種安排，GCNMOS（Gate-Couple NMOS）是ESD電流旁通用的器件，尺寸較大，因應用在輸入端，故其柵極需經電阻Rg（約10 kΩ）接地，以使該GCNMOS在CMOS IC工作時是關閉的。另有一NMOS連接成電容狀Cc加強電容耦合作用。當有正的ESD電壓在輸入PAD上發生時，一部分正電壓會經由Cd與Cc耦合到GCNMOS的柵極，柵極電壓會經由Rg放電到地去，Rg的大小會影響柵極電壓的維持（Holding）時間，GCNMOS因而可以達到均勻導通的目的，以提升其ESD防護能力。

圖6 柵耦合ESD保護電路

4 結束語

在靜電保護的各種手段中，最主要也是最有效的方式還是在集成電路內部電路結構設計時加入靜電保護電路結構。實際上，設計有效的靜電保護結構是一個長期的、不斷發展的過程。一個好的、具有較強抗靜電能力的保護結構，往往要進行很多次重復改進才能完成。而且，原有的一些比較成功的保護結構，隨著器件尺寸的不斷減小以及工藝技術的改進，其可靠性和有效性會大打折扣，因此需要不斷改進甚至重新設計新結構。

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Research of Reliability Technology Based on Antistatic Design

Yang Jujin
（The 47th Research Institute of China Electronics Technology Group Corporation,Shenyang 110032，China）

As the integrated circuit developing to deep-sub micron,the characteristic dimension of IC device is decreasing day by day,and the reliability design,with a lot of complex technical problems, should be considered firstly for shortening the development cycle and saving the cost.Electrostatic discharge(ESD)is one of the most common reliability issues in the integrated circuit(IC)industry,which may cause the burnout of circuits.The reliability design of IC is introduced and the necessity of ESD protection for CMOS IC and ESD failure mechanism is presented.The ESD protection methods used in CMOS IC are discussed and their features are analyzed.The electrostatic discharge protection methods and features used in deep-sub micron CMOS IC are discussed as well.

Reliability；Electrostatic discharge；ESD protection circuit；Integrated circuit technology；SCR；GGNMOS

10.3969/j.issn.1002-2279.2017.02.006

TN40

A

1002-2279-（2017）02-0022-04

楊菊瑾（1983-），女，遼寧沈陽人，工程師，主研方向：集成電路設計。

2016-06-15