基于多核6678的雷達成像信號處理機設計

王鵬飛，樊 勇，經富貴

(1.電子科技大學，成都 611731; 2.中國空空導彈研究院，河南 洛陽 471009)

【光學工程與電子技術】

基于多核6678的雷達成像信號處理機設計

王鵬飛1，2，樊 勇1，經富貴2

(1.電子科技大學，成都 611731; 2.中國空空導彈研究院，河南 洛陽 471009)

為了滿足雷達成像信號處理系統大數據處理、快速實時性和高集成度的需求，設計和實現了基于TMS320C6678芯片的雷達信號處理機；TMS320C6678內部集成了8個C66x內核，主頻最高為1.25 GHz，能提供高達160GFLOPS的浮點運算性能；本系統采用了FPGA搭配DSP的實施方案，實現了基于一片Kintex7 FPGA和一片TMS320C6678高性能實時信號處理平臺，可滿足雷達成像系統的算法需求，具有較強的實用價值。

雷達成像；信號處理機；多核DSP；FPGA

由于合成孔徑雷達所具有的全天時全天候以及遠距離高分辨的特點，使雷達成像技術在軍用和民用兩個不同領域都發揮重要作用。雷達實時信號處理系統的發展呈現了非常好的態勢，其系統功能架構如圖1所示，主要包括下述3個模塊：數據采集模塊；信號處理模塊；存儲顯示模塊。

常見的信號處理系統包括基于PowerPC處理器芯片和VxWorks實時操作系統的硬件板卡以及基于DSP和FPGA的硬件板卡。一般來說，雷達信號處理系統選用基于DSP和FPGA的硬件架構，但單核DSP芯片的物理極限對其集成度、功耗和散熱等帶來的瓶頸問題都導致單核處理器性能不能進一步提高[1]。此時可以通過在一塊信號處理板上集成多片DSP或者通過多塊信號處理板并行處理來提高運算速度。但受到板卡面積、設計及調試難度、功耗和散熱等限制，這樣的系統又往往不能滿足需求。多核DSP6678的出現改變了這一狀況，使得系統功耗和設計難度降低。因此，多核DSP搭配FPGA的架構成為均衡處理性能和功耗等矛盾的有效方法[2]。

在本項目設計中，首次采用FPGA聯合多核DSP的硬件架構實現信號處理系統的設計，最終實現具有標準可擴展通信接口、高速數據處理功能、數據傳輸和存儲功能的成像系統。

圖1 雷達成像信號處理系統功能

1 總體設計思路

基于雷達成像算法步驟多、復雜度高、計算量大的特點，往往受限于其處理速度和處理時間而難以滿足平臺實時性的要求。因此，本系統充分利用FPGA的流水性能和多核DSP的并行處理能力，將算法合理分配到不同的處理器中，總體成像算法流程如圖2所示[3]。具體來說，處理系統接收從前端傳來的雷達回波數據，通過AD對原始數據進行采樣即模數轉換，采樣后的數據送至FPGA進行數字下變頻和距離向脈沖壓縮操作。脈壓后的基帶信號以脈沖重復頻率通過SRIO接口實時將每個脈沖的回波數據發送至DSP進行剩余成像算法的處理。DSP處理完成后的圖像數據可以進一步用來實現圖像匹配和平臺定位，滿足平臺精確制導的需求[4]。

為滿足上述算法需求，本系統的信號處理模塊采用FPGA 搭配 DSP的實施方案，FPGA采用了“一大一小”的設計思路，分別選取一片Spartan-3系列的FPGA和一片Kintex7(以下簡稱K7)系列的FPGA，其中Spartan-3系列的FPGA作用主要是低功耗、上電順序和簡單的邏輯控制，而K7系列的FPGA則主要負責數據的預處理、與DSP進行高速數據傳輸。DSP主要完成復雜實時成像處理算法的實現。

信號處理系統硬件框圖如圖3所示。其中A/D芯片與FPGA通過16對LVDS相連； FPGA與DSP通過Serial Rapid IO接口進行高速數據傳輸，時鐘芯片用于提供各種所需時鐘，DSP通過千兆以太網與上位機通信，用來實時顯示成像結果；FPGA與彈體之間慣導信息的傳輸則是通過RS422接口實現。

圖2 雷達成像算法流程

圖3 信號處理系統硬件框圖

2 信號處理機設計

信號處理板卡由AD采集模塊、DSP模塊、FPGA模塊、時鐘模塊和電源模塊等組成[5]，下面就各模塊設計過程分別介紹。

2.1 AD采集模塊設計

AD采集芯片選用ADI公司的AD9650，該芯片能提供雙通道16位、最高105MSPS的數據采樣，在工業、醫療、通信等方面應用廣泛。

AD采集模塊需要對模擬器傳送過來的I、Q兩路數據進行采樣，為方便FPGA對數據進行抽樣處理，通過SPI接口對AD9650進行配置，使其工作在交叉模式下。交叉模式下AD9650與FPGA的互聯接口如圖4所示。

圖4 FPGA與AD的互聯接口

AD9650的配置流程如下：當RESET無效，CSB為低即有效時，以SCLK為節拍，將對應的配置參數通過端口SDIO以串行方式輸入到AD9650中，如此就完成了AD芯片的配置，而相關信號的時序關系是由FPGA完成。配置完成后I、Q兩路模擬信號分別由端口A和端口B輸出，隨路時鐘由端口DCOA和DCOB輸出。

2.2 DSP模塊設計

本系統所選用的DSP為TI公司在2011年推出的采用全新Keystone架構和全新C66x內核的高性能多核浮點型DSP處理器C6678。

C6678的供電比較特殊，需要依據一定的上電順序，此順序通過SP3-AN FPGA控制電源芯片實現。

C6678要求的時鐘類型也比較多，除了核時鐘以外，還需要DDR時鐘，SRIO時鐘，PCIE時鐘，Hyperlink時鐘等。

DSP在與DDR3在連接時，4片DDR3 SDRAM共用相同的地址線，64根地址線分成4組，每組16bit，分別連接到每片DDR3 SDRAM的數據線上。DDRDQM 0到DDRDQM 7和DQS0P(N)到DQS7P(N)也分成4組接到4片DDR3上，其余的控制線4片DDR3共用。

DSP的SGMII1發送差分對與以太網物理層芯片的S_IN+(-)連接，接收差分對與S_OUT+(-)連接，同時MDC和MDIO也與以太網芯片相應的MDC和MDIO連接。以太網芯片的MDI0/1/2/3P(N)連接HX5004NL收發器，HX5004NL再與37針接插件進行連接，通過該接插件就可以與上位機進行以太網通信了。

2.3 FPGA模塊設計

本信號處理系統FPGA模塊中使用的兩款芯片分別是XC3S700AN-FGG484和K7系列中的XC7K325TFFG900。前者負責對DSP進行上電順序的控制，時鐘控制及對K7進行加載控制；后者則負責數據的輸入輸出控制以及和DSP的通信。

XC3S700AN的系統時鐘利用3.3 V供電的50 MHz有源晶振提供。為了便于進行程序調試，XC3S700AN FPGA外部連接了兩個復位按鈕和兩個3腳的插針，可以通過跳線帽同時結合程序來進行模式的選擇，同時還連接了5個LED燈，方便了程序測試。

XC3S700AN的加載采用了芯片本身自帶的flash，并沒有外掛用于其加載的芯片。使用自身的flash加載時非常方便，在JTAG在線仿真模式下，利用ISE的IMPACT燒寫軟件即能很方便的對XC3S700AN進行擦除和燒寫操作。

K7利用其高速GTX模塊實現與DSP之間的SRIO和PCIe高速互聯。K7的MGT BANK115與DSP的SRIO接口進行連接，MGT BANK117與DSP的PCIe接口進行連接。同時FPGA連接帶隔離的RS422信號，用于和外部的通信。

2.4 時鐘模塊設計

板卡核心器件較多，功能復雜，因此提供穩定、正確的時鐘是保證板卡正常工作的重要前提。系統板卡使用了一個DSP芯片和一個FPGA芯片，因此共需要至少7個時鐘資源。為了精確產生這些時鐘，就必須使用專門的可編程的時鐘分發芯片，為了節省空間，該時鐘分發芯片還應該具有多路輸出。綜合考慮以上因素，選擇了TI公司的CDCM6208頻率合成器。

使用一個SMA接口輸入AD9650的100 MHz同步采樣時鐘；使用2個50 MHz的有源單端晶振，分別作為K7 FPGA和XC3S700AN FPGA的全局時鐘；1個25 MHz無源差分晶振和1片CDCM6208滿足DSP和K7 FPGA的其他時鐘需求。25 MHz的晶振從SEC_REF輸入充當第1片CDCM6208的時鐘輸入源。電路設計時外圍濾波電路的設計非常重要，其相應的電容電阻值可以參考數據手冊進行設定。

2.5 電源模塊設計

對于嵌入式系統而言，良好的電源設計是整個系統正常穩定工作的前提條件，其關鍵是滿足系統功耗要求，并提供功耗余量(圖5)?，F對本設計的板卡做出功耗估計和供電分配，說明如下：

信號處理板卡中的大功耗器件主要集中于：DSP芯片TMS320C6678 (每片功耗10 W左右，共1片)；FPGA芯片XC7K325T (8 W左右)；以太網交換芯片88E1111；DDR3 SDRAM存儲器(每片功耗約0.2 W，共4片)。

設計中使用到的核心器件較多，并且處理器內核頻率以及接口速度較高，因此該系統對供電的要求很高。

圖5 系統電源設計

3 結論

本文以雷達成像系統信號處理機設計為應用背景，基于TI 6678高性能多核DSP，配合K7 FPGA的超強處理能力，從AD采集、DSP、FPGA、時鐘和電源五大方面對本信號處理系統進行了設計，最終實現的信號處理機能夠滿足雷達實時成像系統的算法需求。

[1] 郭凱,徐紅俠.基于TMS320C6678的雷達信號處理實現[J].山東工業技術,2016(7):209.

[2] VITYAZEV S,KHARIN A,SAVOSTYANOV V,et al.TMS320C66x multicore DSP efficiency in radar imaging applications[C]//2015 4th Mediterranean Conference on Embedded Computing (MECO),Budva,2015.

[3] 李艷紅.FMCW微型SAR成像信號處理技術研究與硬件實現[D].西安:西安電子科技大學,2013:27-30.

[4] ZHANG N,YAO D,LI C,et al.A real-time processing system for airborne forward-squint SAR based on DSP[C]//IET International Radar Conference 2015,Hangzhou,2015.

[5] 原濤.彈載SAR實時成像信號處理機設計[D].西安:西安電子科技大學,2013:28-30.

[6] 孔舒亞，葉偉，班紅艷，等.壓縮感知合成孔徑雷達射頻干擾抑制方法[J].兵器裝備工程學報，2016(2):119-122.

(責任編輯 楊繼森)

Research of SAR Signal Processor Based on Multicore DSP 6678

WANG Peng-fei1, 2, FAN Yong1， JING Fu-gui2

(1.University of Electronic Science and Technology, Chengdu 611731, China; 2.China Airborne Missile Academy, Luoyang 471009, China)

To meet the needs of radar signal processor for real-time big data processing and high integration, this paper designed and realized the processor based on TMS320C6678. TMS320C6678 has integrated eight C66x kernels with the highest processor speed of 1.25 GHz and can perform 160 G floating-point operations per second. The high performance real-time signal processor has been realized based on the architect of one Kintex7 FPGA plus one TMS320C6678 DSP chip. In conclusion, the signal processor can perfectly satisfy the demands of algorithm for SAR system and has comparatively higher practical value.

SAR; signal processor; multicore DSP; FPGA

2016-12-27；

2017-01-25 作者簡介：王鵬飛(1982—),男，碩士，高級工程師，主要從事雷達信號處理研究；樊勇(1977—)，男，博士，教授，主要從事雷達信號處理研究;經富貴(1963—),男，碩士，研究員，主要從事雷達信號處理研究。

10.11809/scbgxb2017.05.035

format:WANG Peng-fei, FAN Yong，JING Fu-gui.Research of SAR Signal Processor Based on Multicore DSP 6678[J].Journal of Ordnance Equipment Engineering,2017(5):151-154.

TJ451

A

2096-2304(2017)05-0151-04

本文引用格式：王鵬飛，樊勇，經富貴.基于多核6678的雷達成像信號處理機設計[J].兵器裝備工程學報，2017(5):151-154.