一種提高基于方程的電路優(yōu)化設(shè)計精度的方法

吳世寶+郭裕順

摘 要：文章意在建立一種提高基于方程的電路優(yōu)化設(shè)計精度的方法，可大幅減少仿真器的調(diào)用次數(shù)，降低計算成本，同時又具備與基于仿真方法幾乎相同的精度。文中將方程的優(yōu)化結(jié)果作為出發(fā)點，通過構(gòu)造電路性能準(zhǔn)確值與解析近似之間的差值增量模型，對一個誤差不斷減小的近似優(yōu)化問題迭代求解，逐步獲得問題的準(zhǔn)確解，每一次迭代在上一次優(yōu)化解附近構(gòu)造新的差值增量模型。

關(guān)鍵詞：模擬集成電路；基于方程的優(yōu)化方法；基于仿真的優(yōu)化方法；誤差增量模型

中圖分類號：TP393 文獻(xiàn)標(biāo)識碼：A 文章編號：2095-1302（2017）05-0-02

0 引 言

模擬集成電路設(shè)計通常分為三個步驟[1-3]：首先根據(jù)電路性能要求選擇合適的電路拓?fù)浣Y(jié)構(gòu)，然后設(shè)計電路參數(shù)，最后設(shè)計版圖并驗證。而最為重要的是前兩步。在選好一個電路拓?fù)浣Y(jié)構(gòu)后，如何完成電路的參數(shù)設(shè)計，即根據(jù)預(yù)期的電路性能參數(shù)來確定電路中器件尺寸、電阻、電容等參數(shù)的取值非常重要。傳統(tǒng)的設(shè)計方法首先根據(jù)電路設(shè)計指標(biāo)列出方程，從方程中計算尺寸并進(jìn)行仿真。如果所得結(jié)果不符合要求，則需更改方程得到新的器件尺寸繼續(xù)調(diào)試，不斷重復(fù)直至符合電路要求。這一過程繁瑣、冗長且難以保證結(jié)果，是模擬電路設(shè)計效率難以提高的主要原因。

目前，電路領(lǐng)域提高電路設(shè)計效率的方法主要是基于優(yōu)化的方法。基于優(yōu)化的方法是將電路性能指標(biāo)作為優(yōu)化的目標(biāo)函數(shù)，利用函數(shù)優(yōu)化的方法來完成電路設(shè)計。一般優(yōu)化設(shè)計方法有兩種，即基于方程的優(yōu)化和基于仿真的優(yōu)化。基于方程的優(yōu)化中目標(biāo)函數(shù)由解析公式計算而得，雖然優(yōu)化速度快但精度低。基于仿真的優(yōu)化中目標(biāo)函數(shù)通過電路仿真獲得，雖然精度高，但計算量大，優(yōu)化速度慢。

如何獲得精度與基于仿真方法相當(dāng)?shù)臏?zhǔn)確解，又使計算量不致過大，是近年來電路優(yōu)化研究領(lǐng)域備受關(guān)注的課題。人們雖采用多種方法嘗試，但最常見的是先構(gòu)造電路性能指標(biāo)的宏模型，再進(jìn)行優(yōu)化。宏模型的計算相當(dāng)于一個解析式的計算，因此可較快完成，只要宏模型構(gòu)造得當(dāng)，精度可達(dá)到與仿真接近的程度。需要研究的主要問題是宏模型的形式，如簡單多項式、統(tǒng)計回歸、神經(jīng)網(wǎng)絡(luò)與模糊邏輯、SVM等，及宏模型的構(gòu)造算法。

本文采取的方法是一種基于方程與誤差增量模型的混合優(yōu)化方法，可大幅減少仿真器的調(diào)用次數(shù)，降低計算成本，同時又具備與基于仿真方法幾乎相同的精度。方法的主要思想是以基于方程的優(yōu)化結(jié)果作為出發(fā)點，通過構(gòu)造電路性能準(zhǔn)確值與解析近似之間的差值增量模型，求解一系列誤差不斷減小的近似優(yōu)化問題，通過迭代逐步獲得問題的準(zhǔn)確解；每一次迭代在上一次優(yōu)化解附近構(gòu)造新的差值增量模型再調(diào)用優(yōu)化算法，相當(dāng)于采用基于方程的方法求解，因此速度很快；電路仿真只在構(gòu)建誤差增量模型時需要，而一次迭代解附近的誤差增量模型一般用二次多項式近似即可，因此所需仿真次數(shù)不多。整體上可達(dá)到既減少仿真次數(shù)，又不影響精度的目的。我們稱這種方法為基于誤差增量模型的優(yōu)化方法。

1 基于誤差增量模型的優(yōu)化

電路性能指標(biāo)的解析表達(dá)雖然存在誤差，但大致反映了性能隨設(shè)計變量的變化情況。將其準(zhǔn)確值表達(dá)為：

f（x）=fa（x）+fd（x） （1）

其中，fa（x）是性能的近似解析表達(dá)，fd（x）=f（x）-fa（x）是誤差增量。基于這一表達(dá)，本文提出的基于方程與基于仿真的混合優(yōu)化方法如下：

（1）用基于方程的方法進(jìn)行一次初始優(yōu)化，即求解：

（2）

獲得一個近似最優(yōu)解x0作為初始點；

（2）在點xk附近構(gòu)造電路性能準(zhǔn)確值與解析近似之間的誤差增量模型，包括目標(biāo)函數(shù)：

（3）

與約束函數(shù)：

（4）

由于只需在一點附近的增量誤差近似，因此通常用二次插值即可構(gòu)造這一模型[4]。

（3）求出如下問題的最優(yōu)解：

（5）

這一步的優(yōu)化目標(biāo)與約束函數(shù)均是解析計算，因此可以很快完成。

（4）重復(fù)步驟（2）、（3），直至該過程收斂。

這種混合優(yōu)化方法的基本思想從基于方程的近似最優(yōu)解出發(fā)，通過迭代逐步消除誤差，與一般非線性問題的迭代求解類似。該方法的特點在于充分利用了電路的性能解析表達(dá)式。解析表達(dá)雖有誤差，但包含了目標(biāo)與約束函數(shù)的基本特性，反映了函數(shù)變化的總體趨勢，降低了每次迭代時誤差增量函數(shù)的復(fù)雜性，可用較簡單的函數(shù)形式近似，也有利于設(shè)計者更好地理解優(yōu)化過程。該方法既改善了電路性能解析表達(dá)式精度不高的問題，又可大幅減少仿真器調(diào)用次數(shù)，提高優(yōu)化效率。

2 兩級運(yùn)放設(shè)計實例

以一個帶米勒補(bǔ)償?shù)膬杉夁\(yùn)放為例，說明利用該方法進(jìn)行優(yōu)化設(shè)計的過程。電路采用TSMC 0.35 μm工藝，其中CL=3 pF，VDD=2.5 V，VSS=-2.5 V，電路要求的性能指標(biāo)見表3所列，考慮到的性能指標(biāo)有功耗（Power），單位增益（Av），單位增益帶寬（UGB），擺率（SR）以及相位裕度（PM）。CMOS兩級運(yùn)算放大器電路如圖1所示。兩級運(yùn)放性能指標(biāo)見表1。

圖1 CMOS兩級運(yùn)算放大器電路

表1 兩級運(yùn)放性能指標(biāo)

性能

指標(biāo) Av PM UGB Power SR Area

設(shè)計

要求 >70 dB >65° >10 MHz <0.5 mW >10 V/μs <1 000 μm2

對該電路，性能的近似表達(dá)式為[5-8]：

SR=I5/Cc

Power=（VDD-VSS）·（I5+I7+IBias）

AV=gM1·gM6/（（gds1+gds3）·（gds6+gds7）） （6）

Area=2·W1·L1+2·W3·L3+W5·L5+W6·L6+W7·L7+W8·L8

UGB=ωc/2π

PM=180°-tan-1（ωc/p1）-tan-1（ωc/p2）-tan-1（ωc/z1）

f3db=p1/2π

對該電路進(jìn)行優(yōu)化設(shè)計，采用Matlab工具箱中的約束優(yōu)化工具fmincon，將功耗作為目標(biāo)函數(shù)，表1中的其他性能指標(biāo)作為約束條件，做基于方程的優(yōu)化。為保證電路正常工作，需要對電路中的晶體管添加約束。對于NMOS管，有：

Vds≥Vgs-VT>0 （7）

對于PMOS管：

-Vds>VT-Vgs>0 （8）

除此之外晶體管需滿足工藝庫對器件尺寸的要求：

Wi≥1 μm， i=1，2，…，8

Wi≤195 μm， i=1，2，…，8

之后，利用誤差增量模型進(jìn)行優(yōu)化設(shè)計，并以一次基于仿真的優(yōu)化設(shè)計作為比較。基于方程的優(yōu)化設(shè)計見表2所列，方程和誤差增量模型的混合優(yōu)化設(shè)計見表3所列，基于仿真的優(yōu)化設(shè)計見表4所列。

表2 基于方程的優(yōu)化設(shè)計

電路性能 參數(shù) 器件尺寸 參數(shù)（μm）

UGB 9.66 MHz W1 2.94

Power 0.40 mW W3 5.30

PM 63.32° W5 5.52

Av 72.58 dB W6 66.79

SR 10.00 V/μs W7 46.59

Area 146.40 μm2 W8 6.06

表3 方程和誤差增量模型的混合優(yōu)化設(shè)計

電路性能 參數(shù) 器件尺寸 參數(shù)（μm）

UGB 10.00 MHz W1 2.81

Power 0.43 mW W3 8.73

PM 65.00° W5 5.53

Av 72.89 dB W6 131.28

SR 10.00 V/μs W7 57.12

Area 223.10 μm2 W8 6.06

表4 基于仿真的優(yōu)化設(shè)計

電路性能 參數(shù) 器件尺寸 參數(shù)（μm）

UGB 10.00 MHz W1 2.80

Power 0.44 mW W3 8.84

PM 65.00° W5 5.53

Av 72.89 dB W6 132.73

SR 10.00 V/μs W7 57.14

Area 224.78 μm2 W8 6.06

可見，利用基于仿真和方程的混合優(yōu)化方法可以得到和完全基于仿真方法相近的結(jié)果。且通過表5可以看出，混合優(yōu)化方法減少了仿真器的調(diào)用次數(shù)，提高了優(yōu)化效率。

表5 混合設(shè)計和基于仿真設(shè)計的F-count比較

混合優(yōu)化設(shè)計方法 基于仿真優(yōu)化設(shè)計方法

F-count 136 335

3 結(jié) 語

本文提出了一種基于方程和誤差增量模型的混合優(yōu)化方法，即通過對性能誤差建立二階模型來建立新的性能方程。再采用Matlab的優(yōu)化工具箱進(jìn)行基于方程的優(yōu)化。本文通過運(yùn)算放大電路優(yōu)化實例來驗證該方法的有效性，且相較于基于仿真的優(yōu)化方法減少了調(diào)用Hspice的次數(shù)，節(jié)約了時間。

參考文獻(xiàn)

[1] B.Razavi. Design of analog CMOS integrated circuits[M]. McGraw-Hill Comp.， 2001.

[2]代揚(yáng).模擬集成電路自動化設(shè)計方法的研究[D].長沙：湖南大學(xué)，2004.

[3]陳曉.工作點驅(qū)動的模擬集成電路優(yōu)化設(shè)計方法研究[D].杭州：杭州電子科技大學(xué)，2015.

[4] RM Biernacki，JW Bandler，J Song，et al. Efficient quadratic approximation for statistical design[J].IEEE Transactions On Circuits And Systems，1989，36（11）：1449-1454.

[5] Metha Jeeradit.Mixed Equation-Simulation Circuit Optimization[D].For The Degree Of Doctor Of Philosophy，2011.

[6] V Gewin. Space Mapping：The State of the Art[D]. IEEE Transactions On Microwave Theory And Techniques，2012，22（6）：639-651.

[7] F.Javid， et al. Analog circuits sizing using the fixed point iteration algorithm with transistor compact models[A]. Proc. IEEE Int.Conf.Mixed Design of Integrated Circuits and Systems，2012.

[8] Liyuan Wang，Yushun Guo. Large-Signal MOSFET Modeling by Means of Knowledge Based Fuzzy Logic System[C]. Proc. IEEE 9th International Conference on ASIC，2011.