基于CNFET的高速低功耗三值靈敏放大器設計

龔道輝, 汪鵬君, 康耀鵬, 張會紅(寧波大學電路與系統研究所,浙江寧波 315211)

基于CNFET的高速低功耗三值靈敏放大器設計

龔道輝, 汪鵬君, 康耀鵬, 張會紅
(寧波大學電路與系統研究所,浙江寧波 315211)

通過對碳納米場效應晶體管(Carbon Nanotube Field Effect Transistor,CNFET)和靈敏放大器原理的研究,提出了一種基于CNFET的高速低功耗三值靈敏放大器設計方案。該方案首先剖析三值反相器電路結構,采用交叉耦合反相器作為三值鎖存器;其次結合輸入輸出信號分離方法,提高放大差分信號速度;然后利用使能信號控制電路狀態,降低三值靈敏放大器功耗。采用32 nm CNFET 標準模型庫進行HSPICE仿真,結果表明所設計的電路邏輯功能正確;芯片成品率高達96.48%,具有較強的穩定性,且與利用CMOS設計的二值靈敏放大器相比工作速度提高64%,功耗降低83.4%。

碳納米場效應晶體管;三值靈敏放大器;成品率;高速低功耗

隨著集成電路的發展,微處理器中50%以上的晶體管用于存儲器的設計[1]。存儲器的設計對微處理器的性能有很大的影響,因此高性能存儲器的設計顯得尤為重要,提升存儲器外圍電路的性能可提高存儲器的性能。靈敏放大器是存儲器重要的外圍電路之一,靈敏放大器的性能直接影響存儲器的速度及其功耗[2]。文獻[3]提出了三值SRAM單元的設計,三值SRAM具有存儲信息密度高等優點,因此國內外對三值存儲器的研究越來越多。由于三值SRAM位線電容通常比較大,充放電時間較長[4],限制了三值SRAM信號的讀出速度。三值靈敏放大器可放大位線小擺幅差分信號,輸出全擺幅信號,從而提高三值存儲器的讀出速度和輸出信號驅動能力。

工藝尺寸進入納米量級后MOS管閾值電壓失配越來越嚴重,利用CMOS技術設計的三值靈敏放大器失調電壓越來越大,芯片成品率低[5]。MOS管的物理特性決定了其漏電流和極間電容大,所設計的三值靈敏放大器功耗高、延時大。具有準一維結構的碳納米管(Carbon Nanotube,CNT),其載流子的運輸具有彈道傳輸特性,CNT相比三維體硅和二維絕緣襯底上的硅具有更好的電子控制能力[6]。碳納米場效應晶體管(Carbon Nanotube Field Effect Transistor,CNFET)的構成是利用CNT作為導電溝道,因此CNFET閾值電壓失配小,利用CNFET設計的三值靈敏放大器失調電壓低,芯片成品率高。因CNT的優越特性,CNFET的極間電容遠小于MOSFET的極間電容,故利用CNFET設計的三值靈敏放大器具有高速、低功耗特性。本文通過對CNFET結構特性進行分析,結合三值邏輯理論,利用CNFET設計高速、低功耗三值靈敏放大器。

1 碳納米場效應晶體管

單壁碳納米管(Single Walled Carbon Nanotube,SWCNT)是由一層石墨稀片沿某一軸向卷曲的直徑在納米量級的中空圓柱[7]。根據卷曲的軸向不同,卷曲軸向由手性矢量(n,m)表示,可以將碳納米管分為金屬型和半導體型。當n=m或n-m=3i時,碳納米管為金屬型,其他情況為半導體型,其中i為整數。單壁碳納米管圓柱直徑DCNT可由如下公式計算[6]:

(1)

其中，a0為石墨烯片中碳-碳鍵長,通常a0=0.142 nm。碳納米場效應晶體管(CNFET)可由碳納米管組成,在Si襯底生長薄層SiO2,然后將碳納米管作為導電溝道放置在薄層SiO2上,并加上電極,便制得CNFET,其結構如圖1所示。CNFET與MOSFET結構類似,有柵極、源極、漏極和基極4個端口。CNFET柵極下方溝道區域的碳納米管不摻雜,柵和源/漏極之間的碳納米管重摻雜;根據摻雜物質的不同,可以將CNFET分為P型和N型兩類,其電路符號如圖2所示。在CNFET的制造過程中,通過控制CNT的直徑DCNT可得到不同閾值電壓的CNFET。CNFET的閾值電壓和直徑DCNT的關系可由式(2)給出[6]:

(2)

其中:a為石墨烯片中碳原子與碳原子之間的距離,通常a= 2.49×10-10m;Vπ= 3.033 eV為碳-碳鍵π鍵的鍵能;e為元電荷;DCNT為碳納米管的直徑。

圖1 CNFET結構

圖2 電路符號

由CNFET結構圖(圖1)可知,柵極、源極、漏極和襯底之間存在電容。圖3給出了半導體型N型CNFET的等效電路,由傳輸電容網絡和電流源網絡組成。傳輸電容網絡包括柵源間電容Cgs、柵漏間電容Cgd、柵極與襯底間電容Cgb、源極與襯底間電容Csb和漏極與襯底間電容Cdb等極間電容,而且CNFET的極間電容只有傳統MOSFET的4%[7]。

圖3 碳納米場效應晶體管等效電路

電流源網絡由半導體次能帶電流Isemi和漏電流Ibtbt組成。在N型CNFET中,半導體次能帶電流主要由電子定向移動產生,Isemi可表示為[6]

(3)

其中:e為元電荷;h為普朗克常數;k為玻爾茲曼常數;T為開爾文溫度;Vch,DS為溝道內漏極到源極的費米電勢;Tm為載流子傳輸概率;Em,0為第m級次能帶的半帯隙;km為圓周方向第m次能帶載波數;M為次能帶總數;ΔΦB為溝道表面勢的變化,它隨柵極和源/漏極之間偏置電壓的變化而變化。當N型CNFET處于亞閾值導通時,以漏電流Ibtbt為主,Ibtbt可表示為[6]

(4)

其中:Ef為碳納米管源/漏極摻雜區域的費米電勢;Tbtbt為帶間隧穿概率。

2 基于CNFET的三值靈敏放大器設計

2.1 三值反相器

在三值邏輯系統中,“0”、“1”和“2”分別表示假、未定義和真。三值邏輯的基本運算定義如下[7]:

(5)

其中:Xi,Xj∈{0,1,2};運算符“-”、“+”、“·”、“—”分別表示“減法”、“與”、“或”、“非”運算。由式(5)可得三值反相器的真值表,如表1所示。

表1 三值反相器真值表

二值SRAM中最常用的是電壓鎖存型靈敏放大器,而交叉耦合反相器是常見的鎖存器。因此,在三值靈敏放大器中,采用交叉耦合三值反相器作為鎖存器。圖4示出了文獻[3]中的三值反相器,該反相器需兩個電源(Vdd和Vddl),取Vdd=0.9 V、Vddl=0.45 V。由式(1)和式(2)可知P1、N1、N2管閾值電壓分別為-0.557、0.557 、0.428 V。N2管柵極接電源Vdd,源極接電源Vddl,因此N2管處于常導通狀態。為使輸出OUT能輸出邏輯值“0”、“1”、“2”,N2處于弱導通狀態。當輸入IN為邏輯“0”時,P1管導通、N1管截止,Vdd將輸出OUT充電到Vdd,輸出邏輯值“2”。當輸入IN為邏輯“1”時,P1和N1管截止,而N2管常導通,輸出邏輯值“1”。當輸入IN為邏輯“2”時,P1管截止、N1管導通,輸出OUT放電到0,輸出邏輯值“0”。

圖4 基于CNFET的三值反相器

2.2 三值靈敏放大器設計

利用交叉耦合的三值反相器作為鎖存器來設計三值靈敏放大器,三值靈敏放大器結構如圖5所示。

圖5 三值靈敏放大器

圖6 基于三值靈敏放大器的三值SRAM陣列

3 實驗結果與分析

3.1 概述

實驗采用斯坦福大學的32 nm CNFET標準模型庫[8],利用HSPICE對三值靈敏放大器進行仿真,并從芯片成品率、速度和功耗等方面來評估三值靈敏放大器性能。標準模型庫采用的主要參數有:電源電壓Vdd=0.9 V,Vddl=0.45 V,CNFET的物理溝道長度Lch=32 nm,擴散到源、漏區碳納米管摻雜長度分別為Lss=32 nm和Ldd=32 nm,本征碳納米管區彈道散射自由程長度Lgeff=100 nm,溝道與襯底間單位間距電容Csub=20 pF/m。

3.2 工作波形、速度及功耗

圖7 三值靈敏放大器工作波形

靈敏放大器工藝延時/ps文獻[9]150nmCMOS84文獻[10]130nmCMOS75文獻[11]90nmCMOS90本文32nmCNFET27

3.3 芯片成品率及穩定性

靈敏放大器芯片成品率是指在一定差分輸入電壓條件下,大量芯片中能輸出正確邏輯值的芯片所占的比例。由于工藝偏差,各CNFET的參數不可能完全相同,因此靈敏放大器芯片成品率受工藝偏差影響。為正確讀出存儲器中的數據,靈敏放大器芯片成品率的提高顯得尤為重要。給定差分輸入電壓為100 mV,經過10 000次Monte Carlo仿真測得三值靈敏放大器成品率。由表3靈敏放大器芯片成品率的對比可知,相比CMOS工藝的二值靈敏放大器,三值靈敏放大器芯片成品率有明顯的提高,高達96.48%。

圖8 靈敏放大器功耗對比圖

在不同溫度條件下,芯片成品率也會受到影響,芯片成品率的高低反映靈敏放大器的穩定性。為驗證所設計靈敏放大器的穩定性,給定差分輸入電壓為100 mV,經過10 000次Monte Carlo仿真測量不同溫度下(-55 ℃～140 ℃)芯片成品率。從圖9可以看出,當溫度低于50 ℃時,芯片成品率均高達90%。當溫度高于50 ℃時,芯片成品率有所下降,但均高于71%;而文獻[10]的成品率變化不大,但成品率較低;可知本文設計的三值靈敏放大器有較好的穩定性。

表3 靈敏放大器芯片成品率對比

圖9 不同溫度下芯片成品率

4 結 論

本文設計了一種基于CNFET的三值靈敏放大器電路。將交叉耦合的三值反相器作為三值靈敏放大器的鎖存器,并將輸入輸出信號分離,提高了靈敏放大器的工作速度。結合CNFET的優越特性和控制電路技術,降低了靈敏放大器的功耗。通過HSPICE對所設計的三值靈敏放大器在不同溫度下進行Monte Carlo仿真,結果表明三值靈敏放大器在-55～140 ℃溫度下,其成品率均高于71%,具有較強的穩定性。三值靈敏放大器是三值SRAM電路的補充,對提高三值SRAM電路的性能起到了很大的作用。

[1]TAO Y P,HU W P.Design of sense amplifier in the high speed SRAM[C]//IEEE International Conference on Cyber-Enabled Distributed Computing and Knowledge Discovery.USA:IEEE,2015:384-387.

[2]WEI Z K,PENG X H,WANG J H,etal.Novel CMOS SRAM voltage latched sense amplifiers design based on 65 nm technology[C]//IEEE International Conference on Solid-State and Integrated Circuit Technology.USA:IEEE,2015:1-3.

[3]LIN S,KIM Y B,LOMBARDI F.Design of aternary memory cell using CNTFETs[J].IEEE Transactions on Nanotechnology,2012,11(5):1019-1025.

[4]ZHOU Keji,WANG Pengjun,WEN Liang.Design of power balance SRAM for DPA-resistance[J].Journal of Semiconductors,2016,37(4):045002-1-045002-7.

[5]余群齡.基于65納米SRAM的高速靈敏放大器的設計與實現[D].合肥:安徽大學,2012.

[6]DENG J,WONG H S P.A compact SPICE model for carbon-nanotube field-effect transistors including nonidealities and its application:Part I.Model of the intrinsic channel region[J].IEEE Transactions on Electron Devices,2007,54(12):3186-3194.

[7]唐偉童,汪鵬君,鄭雪松.基于CNFET的低功耗三值門電路設計[J].寧波大學學報(理工版),2014,27(3):43-49.

[8]Stanford Nanoelectronics Lab.Stanford CNFET model and schottky barrier CNFET model[EB/OL].[2015-12-18].http://nano.stanford.edu/model.php?id=23.

[9]王藝燃,于宗光,賈澤.一種高速高可靠電壓型靈敏放大器設計[J].電子技術應用,2010,36(5):143-147.

[10]WICHT B,NIRSCHL T,SCHMITT-LANDSIEDEL D.Yield andspeed optimization of a latch-type voltage sense amplifier[J].IEEE Journal of Solid-State Circuits,2004,39(7):1148-1158.

[11]ARSLAN U,MCCARTNEY M P,BHARGAVA M,etal.Variation-tolerant SRAM sense-amplifier timing using configurable Replica Bitlines[C]//IEEE Custom Integrated Circuits Conference.USA:IEEE, 2008:415-418.

[12]LI Z,PENG C,LU W,etal.Variation-resilient pipelined timing tracking circuit for SRAM sense amplifier[J].Ieice Electronics Express,2016,13(7):1-6.

[13]CHANDANKHEDE R D,ACHARYA D P,PATRA P K.Design ofhigh speed sense amplifier for SRAM[C]//IEEE International Conference on Advanced Communication Control and Computing Technologies.USA:IEEE,2014:340-343.

Design of High-Speed and Low-Power Ternary Sense Amplifier Based on CNFET

GONG Dao-hui, WANG Peng-jun, KANG Yao-peng, ZHANG Hui-hong

(Institute of Circuits and Systems,Ningbo University,Ningbo 315211,Zhejiang,China)

By researching the structure of Carbon Nanotube Field Effect Transistor (CNFET) and the principle of sense amplifier,a scheme of high-speed and low-power ternary sense amplifier circuit is proposed.In this scheme,the circuit structure of a ternary inverter is analyzed.And then,we use cross-coupled inverters method to implant a ternary latch.To improve the speed of differential signal amplification,the input and output signal separation technique is selected.And also,the working states are controlled by enable signal to reduce the power consumption of ternary sense amplifier circuit.Under Stanford University 32 nm CNFET standard model,HSPICE simulation results show that the designed circuit has correct logic functionality.The chip yield of the circuit is up to 96.48% with strong stability.Comparing with conventional binary CMOS sense amplifier,the proposed circuit increases the speed by 64%,and decreases the power consumption by 83.4%.

carbon nanotube field effect transistor; ternary sense amplifier; chip yield; high-speed and low-power

1006-3080(2017)02-0248-06

10.14135/j.cnki.1006-3080.2017.02.015

2016-09-05

國家自然科學基金(61234002,61474068)；浙江省公益性技術應用研究計劃項目(2016C31078)；寧波市自然科學基金(2015A610107)

龔道輝(1991-),男,碩士生,主要從事多值邏輯電路理論及設計方面的研究。

汪鵬君,wangpengjun@nbu.edu.cn

TN334.3

A