基于FPGA的任意函數(shù)發(fā)生器設(shè)計(jì)與實(shí)現(xiàn)

王善斌+++曹幫琴

摘 要：本設(shè)計(jì)采用ALTERA公司的EP4CE15F17C8利用DDS技術(shù)實(shí)現(xiàn)了基于FPGA的任意函數(shù)發(fā)生器。不僅拓展了函數(shù)發(fā)生器的功能，并且能產(chǎn)生高分辨率更復(fù)雜且高穩(wěn)定度的波形，方便快捷，大大提高了開發(fā)效率。

關(guān)鍵詞：函數(shù)發(fā)生器；DDS；FPGA

傳統(tǒng)的函數(shù)信號發(fā)生器是以模擬電子技術(shù)為基礎(chǔ)設(shè)計(jì)實(shí)現(xiàn)的，它不但電路構(gòu)成復(fù)雜、體積較大、精度和穩(wěn)定度都很差，而且僅能產(chǎn)生簡單的幾種波形，難以產(chǎn)生復(fù)雜的信號波形。基于FPGA的任意函數(shù)發(fā)生器將信號波形數(shù)據(jù)存放到FPGA片內(nèi)高速ROM中，經(jīng)過對其地址有序的改變，使得存儲器中數(shù)值送往高速DAC中，產(chǎn)生相應(yīng)的信號波形。只要改變FPGA內(nèi)部ROM的查表數(shù)據(jù)就可以完成任意波形的輸出。

1 系統(tǒng)的總體結(jié)構(gòu)

系統(tǒng)的設(shè)計(jì)部分分為兩大部分進(jìn)行：硬件設(shè)計(jì)主要包括高速數(shù)模轉(zhuǎn)化電路、7階濾波、幅度放大電路，以及鍵盤控制電路和液晶接口電路。軟件部分主要包括基于Verilog HDL語言控制鍵盤液晶，并將鍵盤輸入的數(shù)據(jù)進(jìn)行處理后得到頻率控制字，再經(jīng)由相位累加器，信號波形ROM存儲表，幅值變換等模塊生成正弦波、方波、三角波以及鋸齒波等信號波形。系統(tǒng)框圖如圖1所示。

本系統(tǒng)通過軟硬件結(jié)合實(shí)現(xiàn)了動態(tài)的人機(jī)對話，硬件上實(shí)現(xiàn)了以下功能：（1）0Hz～50MHz的波形信號；（2）0～20V的電壓范圍；（3）正弦波、方波、鋸齒波和三角波的波形輸出。

軟件實(shí)現(xiàn)以下功能：（1）鍵盤掃描處理，對4位鍵盤掃描，分析出按鍵值，進(jìn)行數(shù)據(jù)處理并根據(jù)鍵值驅(qū)動液晶顯示，分析判斷輸出波形；（2）對鍵盤輸入信號分析處理后進(jìn)行波形和頻率調(diào)整，產(chǎn)生正弦波、鋸齒波、方波和三角波，經(jīng)過DAC和LPF輸出。

2 系統(tǒng)軟件設(shè)計(jì)流程與仿真綜合

系統(tǒng)整體設(shè)計(jì)流程圖，如圖2所示。

Quartus軟件提供方便的系統(tǒng)和各模塊的RTL級框圖查看，該系統(tǒng)系統(tǒng)整體模塊如圖3所示，從頂層看上去系統(tǒng)主要包括：鍵盤模塊（波形選擇和頻率控制）、頻率控制模塊、DDS實(shí)現(xiàn)模塊等模塊。

3 DDS模塊設(shè)計(jì)

DDS模塊是該系統(tǒng)最為關(guān)鍵的模塊，該模塊主要包括相位累加器模塊和各個波形的ROM存儲，該系統(tǒng)在系統(tǒng)時(shí)鐘的控制下，在相位累加器中完成信號相位的累加輸出，得到相應(yīng)地址信息，進(jìn)而查詢ROM表中對應(yīng)波形幅值信息，在經(jīng)過DAC芯片AD9708完成模數(shù)信號的轉(zhuǎn)化，得到相應(yīng)信號的輸出。本系統(tǒng)設(shè)計(jì)，采用的是32位字長的相位累加器，目的是為了的得到低步進(jìn)值高穩(wěn)定度的波形輸出，由于硬件資源的限制，ROM的地址長度為9bit，所以相位累加器得到的32bit的地址信息不能直接作為查詢地址使用，而是應(yīng)該截?cái)嗵幚怼１鞠到y(tǒng)截取32bit信息的高9位即23～32位作為地址信息完成后續(xù)的查表工作。本系統(tǒng)設(shè)計(jì)采用的是地址長度為9bit，數(shù)據(jù)長度為8bit的ROM存儲器，為得到四種（正弦波、三角波、方波和鋸齒波）波形信號，設(shè)計(jì)四個相應(yīng)的ROM存儲空間分別對該不同波形幅值存儲。該模塊的RTL級框圖信息，如圖4所示。

經(jīng)過實(shí)驗(yàn)驗(yàn)證得到了高分辨率高穩(wěn)定度相位可控的信號，在示波器上顯示如圖5所示。

參考文獻(xiàn)

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