功率VDMOS器件中縱向電場的研究

任向兵，鮑嘉明，寧可慶

（北方工業大學 電子信息工程學院 微電子系，北京 100144）

功率VDMOS器件中縱向電場的研究

任向兵，鮑嘉明，寧可慶

（北方工業大學 電子信息工程學院 微電子系，北京 100144）

本課題的研究目的旨在從改變功率VDMOS的結構參數入手得到外延層厚度和柵源電壓對功率VDMOS縱向電場的影響，并且在結構參數變化的范圍內分析出最大電場位置的變化，為優化器件的性能起到指導作用。通過二維仿真工具TSUPREM4和MEDICI仿真器件的結構和電場并以圖表的形式計算得到最大電場位置的變化趨勢。通過修改器件的外延層厚度得到了在不同的參數下其縱向電場的分布接近封閉的拱形曲線并且隨著外延層厚度的增加最大電場的位置接近線性的變化趨勢，外延層厚度每增加1.5um到2.5um，最大電場點的位置會上升外延層厚度的百分之3到百分之6。改變器件的柵源電壓使器件在進入準飽和區之后縱向電場分布十分穩定不在受柵源電壓的影響而沒有進入準飽和區時電場隨著柵源電壓的增大而增大。

縱向電場；外延層厚度；柵源電壓；準飽和效應

功率MOS晶體管是在MOS集成電路工藝基礎上發展起來的新型開關器件。在微電子工藝基礎上實現電力設備高功率大電流的目的[1]。由于其獨特的高輸入阻抗、低驅動功率、高開關速度、優越的頻率特性、以及很好的熱穩定性等特點[10-13]，廣泛地應用于開關電源、汽車電子、馬達驅動、工業控制，電機調速、音頻放大、高頻振蕩器、不間斷電源、節能燈、逆變器等各種領域。其中應用在不同的領域中對功率MOS的性能要求也不一樣我們通常需要利用軟件仿真功率器件在不同結構下各種特性的具體曲線，理想的功率MOS應具有較低的導通電阻、開關損耗和較高的阻斷電壓。由于其導通電阻和擊穿電壓之間的牽制作用，限制了功率MOS的發展[6]。功率MOS器件的發展過程基本上是在保留和發展早期MOSFET本身優點的基礎上努力提高功率和頻率[2-3]。對功率MOS器件性能的提高主要從改進工藝條件和器件結構入手，主要包括溝槽柵MOS和DMOS[14]。在1969年Y.Tarui等人[4]提出了橫向雙擴散MOS（Lateral double diffused mos），通過橫向雙擴散技術形成導電溝道區，很好地解決了提高耐壓和增大電流之間的矛盾。但由于其導通電阻很大，硅片面積利用率低，頻率特性差。1976年Siliconix和IR公司推出了垂直導電V型槽結構的功率MOS（vertical V-groove mos，VVMOS）[7-9]。垂直導電溝道MOS是將溝道區、漂移區、漏區從器件表面轉移到MOS管體內，這樣有效提高了硅片面積利用率、器件的耐壓能力和開關速度。現在VDMOS幾乎完全取代了VVMOS市場。經過20多年的發展，VDMOS已經有了很大進步。主要向兩個方向發展：對于低耐壓器件，希望減小芯片面積，降低導通電阻和功耗[6]；對于高耐壓器件希望在保持高擊穿電壓的前提下，降低導通電阻。其中影響功率VDMOS擊穿電壓和進入準飽和區時間的一個因素是器件垂直方向的電場，我們可以通過改變器件垂直方向的最大電場來提高擊穿電壓和減弱準飽和效應。下文中將通過改變器件的外延層厚度和柵源電壓解析出垂直方向上電場的具體變化情況。

1 外延層厚度變化的研究

1.1 外延層厚度對電場的影響

如圖1所示為VDMOS晶體管的縱向剖面結構圖其中G、S和D分別為VDMOS器件的柵極源極和漏極，上面的n+為源區，與P區相連接，n-外延層為漂移區，下面的n+為漏區當柵極電壓大于零時，P區形成橫向導電溝道，源漏電流至上向下經過漂移區到達漏極。VDMOS為了輸出大電流通常將多個單元并聯而成多晶硅柵將各單元的柵極連接起來，漏極作為公共電極[15-16]。VDMOS的外延層厚度定在20.5 μm到30 μm范圍內，文中第一個研究的內容為針對VDMOS的其他結構參數固定以及VGS（柵源電壓）與VDS（源漏電壓）不變，只改變外延層的厚度比較垂直方向上最大電場值位置的變化。

圖1 VDMOS結構

通過軟件TSUPREM4仿真出來的VDMOS器件結構具體參數如表1所示，具體的開啟電壓VTH控制在0.8 V保證器件正常工作。修改外延層厚度從20.5 μm一直增加到30 μm取20個點仿真得到在每一個外延層厚度的尺寸下電場的分布。但是保證器件的開啟電壓穩定，這樣方便定性具體分析電場的變化規律。說明：外延層厚度零從器件襯底開始算起到達柵電極位置處是最大值。

表1 VDMOS結構參數

首先保證VDMOS在相同的柵源電壓VGS=6 V（VGS不變），源漏電壓以1 V為步長增加到70 V（VDS不變），保證器件進入準飽和區。外延層厚度以0.5微米為間隔從20.5 μm一直增加到30 μm。通過MEDICI仿真得到器件縱向電場最大點的位置變化，根據仿真數據繪出最大電場位置與外延層厚度的關系如圖2所示，我們可以從圖中看出隨著外延層厚度的增加，最大電場點的位置距離柵極相對越來越近，且呈現出接近線性的增長（其中橫軸表示外延層厚度，縱軸表示最大電場點的位置）。此電場點位置的變化只是針對表1的參數范圍內所產生的，只對優化這一參數內VDMOS的準飽和效應有效。

圖2 外延層厚度與電場最大點位置變化曲線

1.2 仿真結果分析

隨著外延層厚度的增加，在垂直方向上最大電場值的點變化分析：當VGS大于閾值電壓VTH時，在柵極下的P區 （如圖1）形成反型層也就是電子溝道，然后在源漏電壓VDS的作用下N+源區的電子經反型層到襯底漏極形成源漏電流，電流的方向是至上向下的沿著電勢降低的方向[4]，所以在器件寬度為15 μm處的垂直方向上最大的電場點應該是十分接近柵極位置的，所以隨著外延層厚度的增加這個最大的點是逐漸向上移動的。

通過圖2所示的變化曲線計算得出外延層的厚度每增加0.5 μm時最大電場的點都會上移，但是每次上升的幅度是不一樣的，且呈現出線性的增長趨勢。隨著外延層厚度的增加最大電場的點按照一定的比例上升，當外延層超出這個范圍之后，又按另外一個比例常數變化。通過仿真數據計算得出外延層厚度每增加1.5 μm到2.5 μm，最大電場的點的位置會上升外延層厚度的3個百分點到6個百分點。

2 柵源電壓VGS變化的研究

2.1 柵源電壓VGS對電場的影響

第二個研究內容是首先確定器件的各個結構的參數，保證VDMOS的開啟電壓（VTH）是0.8 V[3]（由具體的應用背景決定），具體器件的結構參數見表2。

表2 VDMOS結構參數

在VDS為70 V，開啟電壓為0.8 V不變的情況下，VGS以 1 V為步長從 1V增加到 12 V，通過MEDICI仿真得到在器件X=15 μm的縱向電場分布情況見圖4。說明：外延層厚度零從器件襯底開始算起到達柵電極是最大值。

通過仿真器件的I-V特性見圖3，在VGS在1 V至4 V這個電壓范圍內源漏之間的電流隨著源漏電壓的增大而逐漸增大，當VGS＞4 V時源漏之間的電流不在隨著源漏電壓的變化而發生明顯的改變，器件進入準飽和區。

圖3 VDMOS I-V特性

當VGS從5 V增加到12 V時器件進入準飽和區之后，在不同的柵源電壓下縱向電場的分布曲線接近重合，不在隨著電壓的變化而發生改變（圖4所示）整體縱向電場的分布接近拱形，最大電場點的位置也相同。在VGS小于4 V器件沒有發生準飽和效應，器件的縱向電場不在是拱形分布，且電場隨著源漏電壓的增大而逐漸增大并且最大電場位置距離柵極很近。

圖4 VGS對VDMOS縱向電場的影響

2.2 仿真結果分析

從電場的仿真數據計算得到器件沒有發生準飽和效應時最大電場點的位置是十分接近柵極的，因為此時電子濃度是上升的。

根據公式[5]

其中q為電子電量，n（y）為垂直方向電子濃度，ND為漂移區摻雜濃度，ε為真空介電常數。影響縱向電場最大的因素是垂直方向的電子濃度，進入準飽和區之后VDMOS此時電場最大點的位置在18.4 μm處而不是之前十分接近柵極的位置處，并且電場值隨著VGS的增加最大電場點的位置基本保持不動。因為進入準飽和區之后垂直方向上電子濃度和電子速度基本保持穩定不受電壓的影響。而在沒有進入準飽和區時電子濃度和電子速度都是隨著VGS的增大而增大的所以最大電場的值也是逐漸增大的。

當VDMOS發生準飽和效應之后，不同柵源電壓下的電場曲線接近重合，其縱向電場的分布類似于拱形，并且不在隨著柵源電壓的變化而改變基本保持穩定，在沒有發生準飽和效應時，器件的縱向電場隨著源漏電壓的增大而增大并且最大電場點的位置是十分接近柵極。

3 結 論

通過對VDMOS結構參數的改變，統計不同結構參數和柵源電壓下的仿真數據得到外延層厚度的增加在器件中間位置處垂直方向的最大電場的位置是按一個比例常數變化的。外延層厚度每增加1.5 μm到2.5 μm，最大電場的點的位置會上升外延層厚度的3個百分點到6個百分點。最大電場點的位置隨著外延層厚度的改變接近線性變化。隨著柵源電壓VGS的變化，當VDMOS沒有進入準飽和區時，最大電場點的位置在十分接近柵極的位置處，并且電場值與電子濃度和電子速度隨著柵源電壓VGS增大而增大，但是當柵源電壓VGS大到器件進入準飽和區時，此時最大電場點的位置不在發生明顯改變并且電子濃度與電子速度也變化甚微。這個電場變化的結論對于優化VDMOS的擊穿電壓和準飽和效應有很大參考價值，可以大大減少工作量并且可以對器件的擊穿電壓做大致的估算。

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Research electric field on the vertical direction of Power VDMOS design

REN Xiang-bing，BAO Jia-ming，NING Ke-qing
（Department of Microelectronics，Electronic Information Engineering College，North China University of Technology，Beijing 100144，China）

This research purpose is that change the structural parameters epitaxial layer thickness and gate source voltage of the power VDMOS then get the tendency of the electric field on the vertical direction.Then analysis the change of maximum electric field position within the scope of the structural parameter，in order to optimize the device performance and play a guiding role.Through the twodimensional simulation tools TSUPREM4 and MEDICI simulated device's structure and electric field in the form ofchart and calculated the change of the maximum electric field position.By changed the device epitaxial layer thickness that under different parameters the electric field on the vertical direction distributed near closed arch and epitaxial layer thickness increased，the location of the maximum electric field changed close to linear trend.Change device gate source voltage after entered the quasi saturation zone electric field on vertical direction is very stable and does not affected by the gate source voltage，if device is not entering the quasi saturation zone the electric field is increase by the gate source voltage rise.

electric field on the vertical direction；epitaxial layer thickness；gate source voltage；quasi saturation effect

TN4

：A

：1674-6236（2017）08-0083-04

2016-03-06稿件編號：201603064

任向兵（1990—），男，內蒙古錫林浩特人，碩士研究生。研究方向：功率MOS器件與功率集成電路。