應用反短/窄溝效應優化亞閾值SRAM單元

蔡江錚，袁 甲，陳黎明，黑 勇

(中國科學院微電子研究所 智能感知中心，北京100029)

應用反短/窄溝效應優化亞閾值SRAM單元

蔡江錚，袁 甲，陳黎明，黑 勇

(中國科學院微電子研究所 智能感知中心，北京100029)

為緩解傳統存儲器單元尺寸設計方法在亞閾值區引入的面積和外圍電路開銷問題，采用晶體管的反短溝效應和反窄溝效應改進傳統方法，不僅解決了亞閾值電壓下單元面積和外圍輔助電路開銷過大的問題，還進一步提升了單元的噪聲容限和讀寫速度.以10管靜態隨機存儲器單元為研究對象，基于中芯國際130 nm工藝進行物理實現，測試結果表明，相比于傳統方法，所提出的尺寸設計方法節省單元面積開銷76%，提升靜態噪聲容限30.5%，使靜態隨機存儲器能穩定地在0.32 V的電壓下工作.關鍵詞: 亞閾值；靜態隨機存儲器；尺寸設計；反窄溝效應；反短溝效應

隨著諸如醫療電子、無線傳感節點等應用的興起，低功耗芯片受到了越來越廣泛的關注.這類芯片對性能要求不高，但對功耗要求苛刻.靜態隨機存儲器(SRAM)作為芯片的重要組成部分，大程度上影響著芯片的面積和功耗，因此其功耗的優化成了芯片功耗優化的關鍵所在.當電壓在亞閾值區附近時，SRAM會出現最優能耗點[1].然而，亞閾值電壓下，常規6管單元的噪聲容限和讀寫能力會嚴重惡化，導致SRAM不能工作.所以，設計者提出了各種新的單元和外圍電路結構.新型的單元結構，比如8管單元[2-5]，9管單元[6]和10管單元[7-9]，通過加入額外的晶體管將讀寫操作分離，使SRAM能工作在亞閾值區.然后再對單元進行尺寸調整以增大噪聲容限和讀寫能力，使SRAM在亞閾值區的工作狀態更加穩定.但是傳統的尺寸調整法在亞閾值區存在面積開銷過大的問題,為緩解該問題，一些輔助的外圍電路技術被提了出來.例如，虛地技術[6,8-10]和虛電源技術[10]可以在付出較小單元面積的代價下，保證亞閾值區性能.然而，這些技術不僅導致了額外的外圍電路開銷，同時也引起了單元穩定性惡化等問題.

本文針對傳統方法在改善亞閾值區SRAM性能上存在的局限性，提出了利用亞閾值區晶體管的反短溝效應和反窄溝效應去提升SRAM性能的方法，從而避免了不必要的面積和電路開銷.同時將上述方法應用在亞閾值單元的尺寸設計上，測試結果表明,該方法有效地提升SRAM的噪聲容限，并且加強其讀寫能力，在付出較小的代價下保證了SRAM在亞閾值區的性能.

1 提升SRAM單元性能的傳統方法

1.1 設計采用的單元結構

圖1是設計中的10管SRAM單元，包含3個組成部分：兩個背靠背反相器組成的反饋環電路(M1,M2,M3,M4)，兩個存取晶體管(M5,M6)組成的寫入晶體管對，一個讀出電路(M7,M8,M9,M10).當對單元進行寫操作時，寫字線WWL被使能(M5和M6開啟)，寫位線上的數據可以灌入反饋環電路中，從而改寫內部數據.當進行讀操作時，讀字線RWL被使能，讀位線RBL的電平會隨著內部存儲的數據進行變化.由于此單元隔離了讀寫操作，使讀噪聲容限和保持噪聲容限大小相同.因此，SRAM噪聲容限的優化只需要考慮保持噪聲容限.

圖1 10管亞閾值SRAM單元

1.2 傳統的提升SRAM單元性能的方法

SRAM單元的數據保持功能是通過背靠背的反相器實現的，因此，為了使單元能最穩定地保持數據，每個反相器都要工作在最優的噪聲容限下.使單個反相器獲得最優噪聲容限的傳統做法是，先把NMOS和PMOS的溝道長度固定為最小溝道長度，再調整NMOS和PMOS的寬度比(Wp/Wn)，從而匹配兩者的驅動能力.

圖2顯示了室溫下(25 ℃)，傳統尺寸調整方法在不同電壓下寬度比的變化趨勢.從全局觀察，寬度比隨電壓降低呈增長趨勢.同時，其增長率在不同工藝角下有明顯差別.產生這個趨勢的原因在于：PMOS與NMOS驅動能力的差距隨電壓降低而加大，不同的工藝角又會影響這個差距的數值.最終，低電壓下PMOS需要付出不同的面積代價去匹配NMOS的驅動能力.室溫下，最惡劣的寬度比出現在電壓為0.2 V，工藝角為FNSP的條件下.此時數值為93左右，消耗了大量面積.此外，溫度對寬度比也有著不可忽略的影響.引入溫度因素后，傳統的尺寸調整方法會帶來如圖3所示的變化.隨著溫度的降低(80 ℃，25 ℃，-40 ℃)，尺寸開銷加劇.在-40 ℃和80 ℃下，最壞情況依舊出現在0.2 V電壓，FNSP工藝角下，此時寬度比分別達到300和45.

巨大的尺寸開銷不僅會導致漏電的增加，也會影響電路在亞閾值區的功能.而且，由于亞閾值區晶體管電流與閾值成指數關系，所以微小的閾值變化都能帶來顯著的電流變化，從而導致寬度比發生進一步偏移[11].因此，為維持SRAM單元在亞閾值區的噪聲容限，采用傳統的尺寸調整法會使得單元的反饋環付出更大的面積代價.

圖2 室溫下寬度比隨電壓和工藝角的變化趨勢

圖3 不同溫度和工藝角下寬度比的變化趨勢

與此同時，單元的寫能力受上拉晶體管和存取晶體管的相對強度影響，當使用大尺寸的上拉晶體管(M2,M4)時，存取晶體管(M5,M6)的尺寸會相應增大以保證寫能力，從而又增大了單元面積.因此，許多學者提出了各種方案：比如在存取晶體管上加上高電壓的字線電平以增強晶體管的導通能力，或者降低要寫入單元的供電電壓，使得上拉晶體管的能力變弱，從而降低尺寸開銷.但是這兩種方法都需要額外的布線開銷和供電電路，會產生多余的功耗[11]，同時也會影響SRAM陣列中半選單元的穩定性，導致SRAM不能穩定工作.所以，外圍輔助電路雖然一定程度上能改善傳統尺寸調整方法的劣勢，但也會帶來電路和功耗開銷并導致其他問題的產生.

2 設計中采用的提升亞閾值SRAM單元性能的方法

綜上分析可知，在亞閾值區，傳統的尺寸調整方法會付出很大的面積和電路代價，而且所能獲得的降電壓空間也不理想.在低電壓下晶體管有兩種效應：反短溝效應(RSCE)和反窄溝效應(RNCE).將這兩種效應應用到單元尺寸的調節上，可以在保證面積開銷降低的前提下，有效提高單元的性能.

2.1 反短溝效應和反窄溝效應

反短溝效應和反窄溝效應的出現歸因于晶圓生產過程中采用的HALO技術和STI技術.這兩種技術被用以緩和漏感應勢壘降低效應(DIBL).然而，DIBL效應在低電壓下會減弱，此時HALO技術和STI技術就會帶來反短溝效應[12-13]和反窄溝效應.由于這兩個效應在低電壓時才會突顯，所以傳統方法進行尺寸調整時忽略了這兩個效應，而本文著重將其引入到晶體管尺寸調整方法中，以達到優化低電壓下晶體管尺寸開銷的目的.圖4,5分別為0.3 V電壓下反短溝效應和反窄溝效應對晶體管電流的影響.由圖4,5可知，在一定范圍內，PMOS存在明顯的反短溝效應，其電流隨溝道長度增加而變大；而NMOS存在明顯的反窄溝效應，其電流隨寬度增加而減小.

圖4 反短溝效應對晶體管電流的影響

圖5 反窄溝效應對晶體管電流的影響

考慮NMOS和PMOS的反窄溝效應和反短溝效應后，在定寬度比時，相比于傳統方法，溝道長度不再固定于最小溝道長度，而是選取一個在亞閾值區具有明顯反短溝效應的長度值.在此溝道長度的作用下，不同電壓下具有相同驅動能力的NMOS和PMOS寬度比相比傳統方法會發生變化.圖6為應用反短溝效應和反窄溝效應后，室溫(25 ℃)下，寬度比隨電壓變化的趨勢，與采用傳統方法的圖2比較可知：正常電壓下，采用本方法設計的寬度比會增大；然而，當電壓降低到亞閾值后，晶體管的尺寸開銷大大降低，在0.2 V 和FNSP工藝角下，寬度比只為24左右，約為傳統方法尺寸開銷的25%.出現這種現象的原因在于，正常電壓下晶體管沒有反短溝效應和反窄溝效應，本文所選取的溝道長度值會造成PMOS和NMOS驅動能力的差距比傳統方法更大，導致PMOS必須付出更大的面積開銷去匹配NMOS；而在低電壓下，反短溝效應和反窄溝效應的出現會有效地作用于晶體管，進而顯著地降低寬度比.因此，在低電壓下進行晶體管的尺寸設計時，反短溝效應和反窄溝效應的應用能大幅優化寬度比，提升性能.

將溫度因素引入本文方法后，從全局觀察，寬度比依舊呈現類似于傳統方法的隨電壓和溫度的降低而上升的趨勢，但是上升速率明顯放緩，如圖7所示.最惡劣的情況仍然出現在FNSP工藝角，電壓為0.2 V的條件下，此時3個溫度下的寬度比分別為51，24和15.相比圖3的傳統方法，寬度比分別為傳統方法的16.7%,25.0%,33.3%.因此,本文方法相比傳統方法在低電壓下對面積的優化非常顯著，特別是考慮溫度因素后，在越低的溫度下越有優化效果.

圖6 應用RSCE和RNCE后寬度比變化

圖7 不同溫度和工藝角下寬度比變化

2.2 反短溝效應和反窄溝效應在亞閾值單元中的應用

本文基于新的尺寸調整方法進行了亞閾值SRAM單元的設計，用以驗證該方法的有效性.根據NMOS和PMOS所具有的反短溝和反窄溝特性，對10管SRAM單元進行了如圖8所示的尺寸調整.

圖8 反短溝和反窄溝在單元中的應用

為提高亞閾值區的保持噪聲容限，需要匹配背靠背反相器中PMOS和NMOS的驅動能力.由于PMOS的反短溝效應明顯，所以加長PMOS的溝道長度，以增強其驅動能力.而NMOS的反窄溝效應明顯，因此增大NMOS的寬度，以削弱其驅動能力，從而與PMOS的匹配度更高.在設計中PMOS采用2倍的最小溝道長度以獲得1.45倍的驅動電流，NMOS采用較大的寬度(W=300 nm)以更加匹配PMOS.在0.3 V電壓下，對傳統SRAM單元和本文設計的SRAM單元做了10 000次的蒙特卡羅分析，如圖9所示. 圖9表明，傳統SRAM單元(黑色曲線)平均的保持噪聲容限是84.8 mV，方差16.5，而本文SRAM單元(紅色曲線)，平均保持噪聲容限是110.7 mV，方差11.8，兩項指標分別提升30.5%和28.48%.

同時，存取晶體管M5和M6采用最小寬度以提高SRAM的寫能力.在此寬度下，M5和M6因反窄溝效應產生的驅動能力相當于晶體管在1.32 um寬度下的驅動能力，如圖10所示.同理，讀出路徑M7，M8，M9也采用最小的寬度，用以加快讀出速度，提高性能.因此，本文提出的尺寸調整方法，在付出較小面積和電路代價的同時，又能有效地提高低電壓下的讀寫能力，提升SRAM整體性能.

2.3 面積比較結果

在相同噪聲容限和讀寫能力的條件下，歸一化比較0.3 V電壓下傳統方法和本文方法的面積消耗.本文的方法不局限于特定的工藝節點，所以利用傳統和本文方法分別設計了130 nm和65 nm的SRAM單元.

在130 nm工藝下，把傳統方法付出的單元面積總代價視為1，則使用本文提出的方法，尺寸為0.24，面積開銷顯著降低,結果見表1.在65 nm工藝下，把傳統方法付出的單元面積總代價視為1，則使用本文提出的方法，尺寸為0.25，面積開銷同樣減小75%，所以此方法對面積的優化是通用的，不受工藝節點限制，結果見表2.

圖9 6管單元和本文單元的噪聲容限比較

圖10 不同寬度的NMOS的驅動能力

表1 130 nm工藝下傳統方法和本文方法比較

表2 65 nm工藝下傳統方法和本文方法比較

2.4 測試結果

將本文的10管SRAM在中芯國際130 nm工藝下進行流片，裸片如圖11所示.所有的PAD都采用模擬PAD，以保證低電壓信號的傳輸.

圖11 SRAM芯片裸片

最終測試結果表明，寫操作的最低電壓為0.3 V，讀操作的最低工作電壓為0.32 V，此時的工作頻率為800 kHz，功能如圖12所示.本文與同類型的低電壓SRAM進行了較為全面的比較，結果見表3.

由于本文的SRAM有更充分的噪聲容限和讀寫能力，所以具有更優的降壓空間，相比于參照的SRAM可以達到更低的操作電壓，而且在性能和能耗上也具有優勢.

圖12 亞閾值SRAM芯片功能

表3 與同類型芯片比較結果

3 結 論

1)研究了傳統尺寸調整方法在亞閾值區的局限性，分析了其在低電壓下引入的額外面積和電路開銷問題.

2)通過對反短溝效應和反窄溝效應的研究，將其引入到低電壓的尺寸設計方法中，在保證性能的同時，有效節省面積開銷，降低電路復雜度.

3)基于新的尺寸設計方法，設計了亞閾值SRAM單元，改善了其在低電壓下的噪聲容限和讀寫能力.測試結果表明，SRAM能在0.32 V的低壓下以800 kHz的頻率穩定工作，其中讀操作的最低電壓為0.32 V，而寫操作的最低電壓為0.3 V，此時噪聲容限提升30.5%.

[1] KHAYATZADEH M, LIAN Yong. Average 8-T differential sensing subthreshold SRAM with bit interleaving and 1k bits per bitline[J]. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2014,22(5):971-982. DOI: 10.1109/TVLSI.2013.2265265.

[2] KIMT H, LIU J, KIM C H. A voltage scalable 0.26 V, 64 k8-T SRAM withVminlowering techniques and deep sleep mode[J]. IEEE Journal of Solide-State Circuit,2009,44(6):1785-1795. DOI: 10.1109/JSSC.2009.2020201.

[3] KIM T H, KEANE J, EOM H, et al. Utilizingreverse short-channel effect for optimal subthreshold circuit design[J]. IEEE Transactions on Very Large Scale Integration Systems,2007,15(7):821-829. DOI: 10.1109/TVLSI.2007.899239.

[4] CALHOUN B H, CHANDRAKASAN A P. A 256-kb 65-nm Sub-threshold SRAM design for ultra-low-voltage operation[J]. IEEE Journal of Solide-State Circuit, 2007, 42(3): 680-688. DOI: 10.1109/JSSC.2006.891726.

[5] VERMA N, CHANDRAKASAN A P. A 256 kb 65 nm 8-T Subthreshold SRAM employing sense amplier redundancy[J].IEEE Journal of Solide-State Circuit,2008,43(1):141-149. DOI:10.1109/JSSC.2007.908005.

[6] TU M H, LIN J Y, TSAI M C, et al. Asingle-ended disturb-free 9-T subthreshold SRAM with cross-point data-aware write word-line structure, negative bit-line, and adaptive read operation timing tracing[J]. IEEE Journal of Solide-State Circuit,2012,47(6): 1469-1482.DOI: 10.1109/JSSC.2012.2187474.

[7] KULKARNI J P, KIM K, ROY K. A 160 mV robust Schmitt trigger based subthreshold SRAM[J]. IEEE Journal of Solide-State Circuit,2007,42(10): 2303-2313. DOI: 10.1109/JSSC.2007.897148.

[8] KIM T H, LIU J, KEANE J, et al. A 0.2 V, 480 kb subthreshold SRAM with 1k cells per bitline forultra-low-voltagecomputing[J]. IEEE Journal of Solid-State Circuits, 2008,43(2): 518-529. DOI: 10.1109/JSSC.2007.914328.

[9] LO C H, HUANG S Y. P-P-N Based 10-T SRAM cell for low-leakage and resilient subthreshold operation[J]. IEEE Journal of Solid-State Circuits, 2011,46(3): 695-704. DOI: 10.1109/JSSC.2010.2102571.

[10]ZHAI Bo, HANSON S, BLAAUW D, et al. A variation-tolerant sub-200 mV 6-T subthreshold SRAM[J]. IEEE Journal of Solid-State Circuits, 2008,43(10):2338-2348. DOI: 10.1109/JSSC.2008.2001903.

[11]張蘇敏，陳黎明，袁甲, 等. 面向亞閾值的脈沖生成電路設計[J]. 微電子學與計算機，2014,31(9):118-125. ZHANG Sumin, CHEN Liming, YUAN Jia, et al. Design of subthreshold pulse generator[J]. Microelectronics & Computer, 2014,31(9):118-125.

[12]LU C Y, SONG J M. Reverse short-channel effects on threshold voltage insubmicrometer salicide devices[J]. IEEE Electron Device Letters, 1989,10(10):446-448. DOI: 10.1109/55.43095.

[13]劉鳴,陳虹,賈晨, 等. 亞閾值 32 位數據通路設計[J]. 清華大學學報(自然科學版)，2010, 50(1):9-12. LIU Ming, CHEN Hong, JIA Chen,et al. Design of a sub-threshold 32-bit data bath[J]. Journal of Tsinghua.University(Science & Technology), 2010, 50(1):9-12.

(編輯 張 紅)

Optimization of SRAM cell by utilizing reverse short channel and reverse narrow channel effect

CAI Jiangzheng, YUAN Jia, CHEN Liming, HEI Yong

(Smart Sensing R&D Centre, Institute of Microelectronics of Chinese Academy of Sciences, Beijing 100029, China)

To mitigate the cost of additional area and peripheral circuit, which is caused by conventional dimension adjusting way in the subthreshold region, the reverse short-channel and the reverse narrow-channel effect are applied to improve the conventional way. Hence, the additional cost of area and peripheral circuit is reduced, and noise margin of the Static Random Access Memory is also enhanced. In addition, the reading and writing performance is simultaneously optimized. A 10-T Static Random Access Memory cell is fabricated in 130 nm process, and test results show that the effects implemented in the cell can save about 76% of area consumption, and facilitate 30.5% enhancement in the noise margin compared with the conventional way. Consequently, the SRAM can function steadily under the voltage of 0.32 V.

subthreshold; Static Random Access Memory; dimension adjusting; reverse short-channel effect; reverse narrow-channel effect

10.11918/j.issn.0367-6234.201511108

2015-11-30

國家自然科學基金(61306039)；中科院戰略性先導科技專項基金(XDA06020401)

蔡江錚(1989—)，男，博士研究生； 黑 勇(1974—)，男，研究員，博士生導師

蔡江錚，caijiangzheng@ime.ac.cn

TN784

A

0367-6234(2017)04-0061-05