二階曲率補償帶隙基準的設計

李燕楠+廖杰

摘要：基于SMIC 0.18μm CMOS工藝，本文采用MOS管工作在亞閾值區的技術設計了一種二階曲率補償帶隙基準。Cadence仿真結果顯示，在1.5 V電源電壓下，帶隙基準輸出電壓在-25℃～125℃溫度范圍內獲得了3.18 ppm/℃的溫度系數，在1Hz及100KHz的頻率處分別獲得了-113.2 dB及-52.76dB的電源抑制比。

關鍵詞：帶隙基準 曲率補償 亞閾值區 電源抑制比

中圖分類號：TN432 文獻標識碼：A 文章編號：1007-9416（2016）10-0184-01

1 引言

帶隙基準（bandgap reference ，BGR）是模擬集成電路的關鍵模塊之一，廣泛應用于存儲器、電源管理芯片等電路中，其精度直接影響系統的整體性能[1]。基于此，本文采用MOS管工作在亞閾值區的技術設計了一款低溫度系數BGR。

2 電壓源基準電路的設計

本文設計的帶隙基準如圖1所示，由啟動電路、核心電路、曲率補償電路三部分組成。由于帶隙核心電路有兩個平衡點，因此需要一個啟動電路。MOS管M1-M3構成啟動電路。帶隙核心電路由MOS管M4～M11、電阻R1～R4以及運算放大器A1組成，曲率補償電路由MOS管M12～M14組成。本文著重對曲率補償電路進行介紹。

電路正常工作時，M12始終工作在亞閾值區，從而保證M14工作在亞閾值區。由于亞閾值區MOS管的漏電流Isub與其柵源電壓VGS成指數關系[2]，表達式如下：

其中μp為載流子遷移率，Cox為單位柵氧化層電容，W/L為亞閾值區MOS管的寬長比，η為亞閾值斜率因子，VT為熱電壓。當MOS管漏源電壓VDS滿足|VDS|>0.1V時，Isub幾乎與VDS無關，可以忽略VDS項。圖1中M14的漏源電壓VDS4滿足|VDS4|>0.1V，因而M14的漏電流INL可表示為

其中，N為三極管Q2與Q1發射極面積之比，VEB1為三極管Q1的發射極-基極電壓。由（2）式可知INL具有溫度非線性，可以用來補償VEB1中的溫度高階項。由公式（2）與公式（3）可知，通過優化電阻R1～R4、參數N、MOS管M14的寬長比等相應參數，圖1所示電路能獲得低溫度系數的參考電壓VREF。

3 仿真結果與分析

采用SMIC 0.18μm CMOS工藝及Cadence軟件對帶隙基準進行仿真驗證。圖2為基準電壓溫度特性曲線，在-25℃～125℃范圍內基準電壓溫度系數為3.18 ppm/℃。圖3為基準電壓的電源抑制比（Power Supply Rejection Ratio，PSRR）仿真曲線，在1Hz及100KHz的頻率處分別獲得-113.2dB及-52.76dB的PSRR。

4 結語

本文設計了一款二階曲率補償帶隙基準，并通過Cadence軟件進行仿真驗證。結果表明，所設計的帶隙基準具有較低的溫度系數和較高的PSRR，能夠應用于線性穩壓器等低壓低功耗電路。

參考文獻

[1]賈孜涵，馮全源，莊圣賢.一種帶曲率補償的CMOS帶隙基準源[J].電子元件與材料，2015，34（5）：50-53.

[2]A new curvature compensation technique for CMOS voltage reference using |VGS| and ΔVBE[J].Journal of Semiconductors.2016，37（5）：224-225.

收稿日期：2016-08-24

作者簡介：李燕楠（1992—），女，陜西榆林人，碩士研究生在讀，主要研究方向：CMOS模擬集成電路設計。