邊界掃描測試技術(shù)在存儲器測試中的應用*

楊士寧 顧 穎 石雪梅 羅 晶

(航天科工防御技術(shù)研究實驗中心 北京 100854)

邊界掃描測試技術(shù)在存儲器測試中的應用*

楊士寧 顧 穎 石雪梅 羅 晶

(航天科工防御技術(shù)研究實驗中心 北京 100854)

邊界掃描測試技術(shù)是一種基于集成電路可測性設(shè)計的測試技術(shù),通過對集成電路內(nèi)部測試寄存器輸出響應的分析完成電路系統(tǒng)的測試及故障診斷。它提供了對器件的功能、互連及相互間影響進行測試的接口, 極大地方便了對于復雜電路的測試。文章介紹了邊界掃描的基本結(jié)構(gòu)、邊界掃描測試操作流程、測試接口和IEEE 1149.1標準規(guī)定的數(shù)據(jù)寄存器和指令寄存器,結(jié)合Xilinx公司可編程器件用配置存儲器XCF系列芯片的進行基于邊界掃描測試技術(shù)的測試方案設(shè)計。

邊界掃描測試; 存儲器測試

Class Number TN407

1 引言

隨著集成電路制造技術(shù)向深亞微米級方向的發(fā)展,芯片的集成度也越來越高,內(nèi)部資源、管腳數(shù)目和密度不斷提高使得傳統(tǒng)測試技術(shù)的開發(fā)難度越來越大,成本也越來越高。1987年聯(lián)合測試行動小組(Joint Test Action Group,JTAG)提出的可測試性設(shè)計方法——邊界掃描測試(Boundary Scan Test,BST)被IEEE接納形成JTAG標準[1～2],該標準用插入邊界掃描結(jié)構(gòu)的全新技術(shù)和方法解決了芯片測試技術(shù)的瓶頸問題,受到了全球測試業(yè)界的廣泛認同和支持,許多主流公司的IC芯片均支持邊界掃描機制,邊界掃描技術(shù)不但在芯片故障定位方便測試效率高控制邏輯簡便而且易于實現(xiàn)[3～4]。

存儲器作為一種在特定條件下用來存儲數(shù)字信息的芯片,必須經(jīng)過許多必要的測試以保證其功能正確,其常見的功能性錯誤包括存儲單元短/開路、相鄰單元短路、地址短/開路以及存儲單元干擾,這些錯誤都必須通過特定的測試向量來加以實現(xiàn)[5～6]。Xilinx公司可編程器件用配置存儲器(XCF系列芯片)是基于FLASH結(jié)構(gòu)的存儲器,其無法通過傳統(tǒng)的數(shù)據(jù)寫讀方式進行數(shù)據(jù)的記錄和讀出,須采用新型的測試方法完成功能參數(shù)測試[7～8]。文章應用邊界掃描測試技術(shù)在集成測試上完成了該類存儲器的檢測程序開發(fā)。

2 邊界掃描基本原理

邊界掃描測試技術(shù)是在電路設(shè)計時將測試電路設(shè)置在集成電路芯片內(nèi)部, 其中包含連接在元器件的邊界引腳和核心邏輯之間的邊界掃描單元。除了與封裝引腳和芯片的工作邏輯相連外, 邊界掃描單元也串行互聯(lián), 形成一個移位寄存器鏈[9]。在芯片的正常工作情況下, 它是透明的和停止運行的。測試模式下, 元器件的邊界引腳以及內(nèi)核邏輯可以通過邊界掃描單元進行控制和觀察, 不需要其它測試設(shè)備。支持邊界掃描標準的基本芯片結(jié)構(gòu)如圖1所示。

邊界掃描測試總線由四個(另有一個TRST*為可選)專用引腳組成[10]:測試數(shù)據(jù)輸入(Test Data In,TDI)、測試數(shù)據(jù)輸出(Test Data Out,TDO)、測試模式選擇(Test Mode Select,TMS)和測試時鐘(Test Clock,TCK)。主要完成測試矢量輸入、測試相應輸出和測試控制。器件內(nèi)邊界掃描結(jié)構(gòu)主要由測試存取口(Test Access Port,TAP)、TAP控制器(TAP Controller)、指令寄存器(Instruction Register,IR) 和測試數(shù)據(jù)寄存器(Data Register,DR)等組成。

圖1 支持邊界掃描標準的芯片結(jié)構(gòu)圖

2.1 TAP控制器

TAP控制器是邊界掃描測試的核心,邊界掃描測試的所有操作都是經(jīng)由測試訪問端口, 在TAP控制器的統(tǒng)一管轄之下實現(xiàn)的。TAP控制器是一個16狀態(tài)的有限狀態(tài)機,如圖2所示,狀態(tài)機提供了基于IEEE1149.1標準的邊界掃描測試所需的全部過程。16狀態(tài)TAP狀態(tài)機中有兩條主要的路徑,一條用來把邊界掃描指令移入邊界掃描指令寄存器,另一條用來把測試數(shù)據(jù)移入邊界掃描數(shù)據(jù)寄存器。狀態(tài)轉(zhuǎn)移的路徑由TCK上升沿時TMS引腳的狀態(tài)決定。所有對邊界掃描電路的操作,例如邊界掃描寄存器的選擇,邊界掃描寄存器的捕獲、移位、更新等都必須在TAP控制器進入相應狀態(tài)才能進行。

圖2 16狀態(tài)TAP控制器的狀態(tài)轉(zhuǎn)換圖

TAP控制器狀態(tài)機中有六個穩(wěn)定狀態(tài)：測試邏輯復位、測試/閑置、測試數(shù)據(jù)寄存器移位、測試數(shù)據(jù)寄存器暫停、測試指令寄存器移位、測試指令寄存器暫停。無論TAP控制器處于哪個狀態(tài),只要TMS保持邏輯‘1’至少5個測試時鐘周期,就會使TAP控制器恢復到測試邏輯復位狀態(tài)。測試人員只需要根據(jù)TAP控制器的狀態(tài)機,設(shè)計并發(fā)送特定的控制邏輯就可以完成對芯片的測試。

2.2 指令寄存器

指令是存儲在指令寄存器中的有特殊含義的代碼。指令寄存器作用是通過執(zhí)行其中的測試指令,選擇某個數(shù)據(jù)寄存器接入到TDI至TDO的通路中,控制芯片管腳的狀態(tài),設(shè)置測試動作。IEEE 1149.1中指令分為兩類：公用指令和專用指令。公用指令是協(xié)議中加以介紹的指令,包括必要指令和可選指令。必要指令包括旁路指令(BYPASS)、采樣指令(SAMPLE)、預裝指令(PRELOAD)和外測試指令(EXTEST)。可選指令包括內(nèi)測試指令(INTEST)、芯片標識代碼指令(IDCODE)和高阻指令(HIGHZ)等。專用指令是芯片設(shè)計者或生產(chǎn)商為完成某些特殊的測試功能而專門設(shè)計的。

2.3 數(shù)據(jù)寄存器

數(shù)據(jù)寄存器包含旁路寄存器(Bypass Register,BR)、邊界掃描寄存器(Boundary Scan Register,BSR)、芯片標志寄存器(Device Identification Register,DIR)等多個寄存器。旁路寄存器和邊界掃描寄存器是必須的,其他為可選寄存器,根據(jù)測試的要求和便利性需求而異。測試數(shù)據(jù)寄存器中的每個寄存器都可以接入掃描鏈之中,在某一時刻哪一個寄存器接入則由指令寄存器中的指令決定。

3 邊界掃描在存儲器測試中應用與實現(xiàn)

Xilinx公司可編程器件用配置存儲器XCF系列芯片是FPGA在線配置用PROM,根據(jù)其存儲空間不同,芯片規(guī)格分為XCF01S(存儲空間為1Mbits)、XCF02S(存儲空間為2Mbits),XCF04S(存儲空間為4Mbits)等。這一類的存儲器內(nèi)部結(jié)構(gòu)串行的FLASH結(jié)構(gòu),沒有專用的寫接口,因此無法像傳統(tǒng)的FLASH存儲器那樣進行存儲器的讀寫功能測試。其器件內(nèi)部結(jié)構(gòu)如圖3所示。

圖3 XCF系列器件內(nèi)部功能框圖

從該器件的內(nèi)部功能框圖中可以看出,數(shù)據(jù)的記錄必須通過JTAG接口部分來完成,然后通過串口進行數(shù)據(jù)的輸出。通過研究XCF器件的BSDL文件可以看出,在進行芯片的寫操作時,先將器件進入可在線配置的模式“ISPEN”,然后通過TDI寫入地址和地址。芯片的邊界掃描寫算法如下。

表1 XCF的邊界掃描記錄算法

將上面的狀態(tài)轉(zhuǎn)換形成測試系統(tǒng)可以識別的測試向量,如圖4所示。由于存儲器的測試重點是測試圖形,常用的測試圖形主要有常用的存儲器測試向量包括全0/全1、棋盤格、對角線、MARCH等, 所有這些現(xiàn)有的測試算法都是基于它們能夠檢測出錯誤的能力。

圖4 基于JTAG的存儲器測試向量

本文采用棋盤格的算法對邊界掃描測試進行了實驗驗證。將寫入數(shù)據(jù)從器件的輸出端讀出,器件的實際輸出波形如圖5所示。從圖中可以看出串行寫入的棋盤格數(shù)據(jù)被正確地輸出。

圖5 XCF器件的數(shù)據(jù)輸出結(jié)果

4 結(jié)語

邊界掃描測試技術(shù)目前已廣泛應用于大規(guī)模數(shù)字集成電路測試中。本文采用邊界掃描測試方法在存儲器測試上進行了應用,成功利用邊界掃描實現(xiàn)了Xilinx公司XCF系列存儲器的讀寫功能,并采用棋盤格算法對該方法進行實際驗證。該方法具有一定的通用性,可解決一系列具有JTAG接口的串行存儲器的測試問題。

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Application of Boundary Scan Test Technology in Memory Test

YANG Shining GU Ying SHI Xuemei LUO Jing

(Defense Technology Research and Test Center of China Aerospace Science & Industry Corporation, Beijing 100854)

Boundary scan test technology is one testing technology based on integrate circuit (IC) measurability design. Electrocircuit system can be tested and diagnosed by analyzing the output signal of the circuit inter testing register. The test-port of functional, inter-connect and interactional effect are provided by boundary scan test technology, so it is convenient to test complex IC. The structure, test-flow, test-port and data/instruction register prescribed by IEEE 1149.1 of the boundary scan test are personated. In the end, one testing project of Xilinx programmable memory, XCF series, based Boundary Scan Test is contrived.

boundary scan test, memory test

2016年9月12日,

2016年10月27日

楊士寧,男,碩士研究生,工程師,研究方向:集成電路測試技術(shù)。

TN407

10.3969/j.issn.1672-9722.2017.03.036