一種基于FPGA的異步FIFO設計方法

黃凡

（海軍駐昆明地區軍事代表辦事處，昆明650000）

一種基于FPGA的異步FIFO設計方法

黃凡

（海軍駐昆明地區軍事代表辦事處，昆明650000）

設計完成了一種基于FPGA的異步FIFO，運用Verilog HDL高級可編程語言和原理圖相結合的設計方法實現FIFO讀、寫控制算法和數據查詢、存儲中斷模塊。運用時鐘同步技術，解決了FIFO設計中亞穩態和競爭冒險的難點。最后采用QuartusII9.0設計仿真驗證了該設計，測試結果表明該方案工作原理簡單，性能穩定可靠。

FIFO設計；FPGA芯片；數據存儲；數據采集；時序；時鐘同步

1 引言

異步FIFO作為數據采集和存儲的關鍵組成部分之一，在數據采集系統中發揮著舉足輕重的作用。在傳統設計方法中，常常采用微處理器[1]和具有FIFO功能的專用RAM芯片實現異步FIFO，達到數據高速采集和存儲功能，其系統成本較高，實現起來較困難[2-3]。而FPGA作為一種集成度很高的設計芯片，可以將微處理器和RAM集成到一塊FPGA上，大大簡化了系統設計流程，降低了系統成本和設計風險[4-8]。運用VerilogHDL高級可編程語言和原理圖設計相結合的方法，選定Altera公司CycloneⅢ系列FPGA作為設計平臺，設計完成了一種穩定可靠的異步FIFO。

2 設計方案

提出了一種異步FIFO的設計方案，其組成結構示意圖如圖1所示。

圖1 組成結構示意圖

系統主要由FIFO控制模塊、讀/寫地址信號產生模塊和RAM模塊組成，其中：

（1）FIFO控制模塊為整個系統的核心，實現了與上位機數據通訊、RAM數據讀寫和控制、讀/寫地址信號產生單元的控制、外部數據采集，以及保證整個系統可靠穩定的工作。其中，外部數據采集采用中斷處理的方式，當接收到外部數據儲存中斷申請，提供握手信號；如果連接成功，則將數據存儲到RAM中。與上位機通訊同樣采取中斷查詢的方式，當接收到上位機數據查詢請求，提供握手信號，如果連接成功，則發送RAM中的數據到上位機。同時，對讀、寫地址信號產生模塊的控制以及內部讀、寫指針均采用時鐘同步技術，保證每次進行數據讀寫時，地址信號處于穩定狀態，保證了時序，提高了系統性能。

（2）讀、寫地址信號產生模塊為RAM提供地址信號，采用二進制計數器，與FIFO控制模塊的通訊采用時鐘同步技術，避免了系統的亞穩態現象，提高系統的安全性和穩定性。

（3）RAM作為系統數據存儲器，用于中間數據的存儲。

3 主要模塊設計

3.1 FIFO控制模塊

FIFO控制模塊為整個系統的核心，主要完成功能包含以下四個方面：

（1）與上位機通訊

提供中斷接口，控制模塊接收到上位機中斷數據查詢請求之后，根據FIFO控制算法判斷是否可以讀取數據，如果可以，則經過數據處理，將數據提供給上位機，并提供握手信號，提示上位機可以讀取數據。

（2）外部數據采集通訊

提供中斷接口，控制模塊接收到外部數據存儲請求，根據FIFO控制算法判斷是否可以存儲數據，如果可以，則經過數據處理，將數據存儲到RAM中，并提供握手信號，提示數據已經存儲完畢，可以進行下次存儲。

（3）RAM數據交換控制

通過算法，控制RAM數據讀寫，協調系統各部分的工作，保證系統各部分滿足時序要求，按照設定的流程工作。

（4）讀/寫地址信號產生模塊的時鐘信號

提供地址信號產生模塊所需要的時鐘信號和復位信號，經過算法計算，判定當前地址是否增加1或者復位。

FIFO控制模塊控制流程時序示意圖如圖2所示。

控制時序：系統上電，發送復位信號RET，系統完成初始化，等待接收系統外部讀取、存儲中斷信號。

圖2 FIFO控制流程時序示意圖

當接收到中斷存儲信號DatInFlag時，首先判斷是否可以進行寫入數據，如果不行，則丟失該中斷信號；如果可以，則進行算法計算，通知寫地址信號產生單元得出當前的存儲地址WrAddr[15:0]，并且將需要的輸入數據DatIn[7:0]準備好輸出到RAM的數據輸入口上，然后給出RAM寫信號時鐘WrClk=1，將數據輸入到RAM中，并回復握手信號ReWrEn。

當接收到中斷讀取信號DatOutFlag時，首先判斷是否可以進行讀取數據，如果不可以，則丟失該中斷信號；如果可以，則進行算法計算，通知讀地址信號產生單元得出當前的存儲地址WrAddr[15:0]，然后給出RAM讀信號時鐘RdClk=1，數據讀出，然后輸出到通訊模塊，并回復握手信號ReRdEn，提示上位機讀取。

3.2 地址信號產生模塊

讀地址信號產生模塊和寫地址信號產生模塊均采用16位2進制計數器，且實現原理基本一樣。FPGA設計中，廣泛存在亞穩態現象，它會使系統出現臨界狀態，導致系統不穩定，甚至崩潰。常見設計中，采用格雷碼計數器用于讀、寫指針和地址信號產生，在本設計中為了簡化設計流程，采用2進制計數器加時鐘同步設計的方法。在計數器地址信號的輸出端，經過一個計數器將地址信號同步輸出到RAM模塊，并且讀、寫RAM時鐘信號RdClk、WrClk均采用系統時鐘同步，且比地址信號多同步輸出一個時鐘脈沖周期，保證了信號RdClk、WrClk與地址信號之間不會存在臨界狀態。同時RAM的數據信號輸出也采用了時鐘同步技術，即數據輸出也進行了相應的同步，大大提高了系統穩定性。

3.3 RAM模塊

Quartus II軟件提供了軟件IP核，直接通過軟件進行簡單的配置調用即可，如圖3所示。該模塊為系統自動生成的RAM模塊。

圖3 RAM結構示意圖

4 設計實現與仿真驗證

以Altera公司CycloneⅢ系列的一款FPGA為設計平臺，基于 QuartusII9.0設計軟件，采用VerilogHDL高級可編程語言和原理圖相結合的設計模式，并且該方案可以無需更改任何代碼即可移植到Altera公司其它系列FPGA上。

限于篇幅，不能將FPGA的設計代碼一一描述，在這里只給出FPGA設計原理圖和時序仿真結果圖，分別如圖4和圖5所示。

圖4 FPGA設計原理圖

圖5 時序仿真波形圖

如圖4所示，系統分為三個大的部分，FIFO控制模塊，讀、寫地址信號產生單元和RAM，其中設計的重點和難點是FIFO控制模塊。在FIFO控制模塊設計中，采用狀態機的設計方式，使各個功能都按照設計好的時序工作，強化了系統的執行狀態，同步了工作時序，提高了系統穩定性。但需要注意的是，降低了系統的執行速度，從仿真波形圖可以看出系統存儲和讀取的速度大約為400ns/字節。

仿真結果表明：

中斷存儲：系統采集到外部數據中斷存儲信號ReWrFlag，經過計算，如果可以進行數據存儲，則提供RAM模塊寫時鐘WrClk兩個脈沖，第一個脈沖將地址信號輸入到RAM，第二個脈沖將數據寫入到RAM，完成數據存儲。在圖5中，可以知道數據從0x0000地址開始存儲，一共存儲了6個數據：0x02、0x03、0x04、0x05、0x06、0x07。存儲完畢，提供握手信號ReWrEn。系統開始等待，直到有中斷存儲信號的到來。

中斷查詢：系統采集到上位機數據中斷查詢信號ReRdFlag，經過計算，如果可以進行數據讀取，則提供RAM模塊讀時鐘WrClk兩個脈沖，第一個脈沖將地址信號輸入到RAM，第二個脈沖將數據寫輸出到數據總線，完成數據讀取。在圖5中，可以知道數據從0x0000地址開始讀取，一共讀取了6個：0x02、0x03、0x04、0x05、0x06、0x07，讀取完畢，系統提供握手信號ReRdEn，此時上位機可以從數據總線上讀取數據。

注意，如果上位機一直提供中斷查詢信號，若此時RAM中的數據已經讀取完畢，則不再提供RAM讀時鐘信號，不進行RAM讀操作，且系統輸出Empty=1，表示RAM中已經沒有數據，系統重新開始等待。

5 結束語

簡要分析和介紹了一種基于FPGA的異步FIFO設計原理和方法，分成幾個模塊，其中詳細介紹了FIFO控制核心模塊的設計，最后選擇Altera公司Cyclone系列FPGA為設計平臺，運用QuartusII9.0的時序仿真模塊對該設計方法進行了仿真驗證。測試結果表明該設計方法設計簡單靈活，易于實現，大大簡化了設計流程，降低了設計成本與風險，是一個值得推廣和應用的方法。

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Design of Asynchronous FIFO Based on FPGA

Huang Fan
（Naval Military Office Stationed at Kunming Area,Kunming 650051,China）

A method of asynchronous FIFO is designed in this paper.The design method of Verilog HDL and schematic diagram is used to realize reading and writing method of FIFO,and data query and storage of interrupt module.The problems of metastable state and competitive risk are solved by using clock synchronization technology.Finally,the test results,by simulation of QuartusII9.0,show that it has a simple operational principle and stable performance.

FIFO design；FPGA chip；Data acquisition；Data storage；Time sequence；Clock synchronization

10.3969/j.issn.1002-2279.2017.01.007

TN368.1

B

1002-2279-（2017）01-0023-04

黃凡（1984-），男，湖北省天門市人，工程師，博士，主研方向：裝備監造與目標探測、信號處理。

2016-04-06