基于DDR3高速電路拓撲結構的優化與仿真

孫 靜 黃文清

(湖南大學電氣與信息工程學院 湖南 長沙 410006)

基于DDR3高速電路拓撲結構的優化與仿真

孫 靜 黃文清

(湖南大學電氣與信息工程學院 湖南 長沙 410006)

以JEDEC公司所設計帶寄存器內存條(RDIMM)B0公版DDR3的PCB為研究對象，并根據寄存器和內存條的IBIS仿真模型提取對應的時鐘信號走線的Fly-By拓撲結構。通過SigXplorer軟件對原先的Fly-By拓撲結構進行仿真并分析，然后，根據現有的拓撲結構特點設計出一種新的拓撲結構Fly-Shu。最后，通過反射仿真的矩形波形和串擾仿真的眼圖波形與原先Fly-By拓撲結構仿真結果進行對比，發現新設計的Fly-Shu拓撲結構在高速電路中對于常見反射和串擾影響方面具有更強的抑制作用，從而保證了高速信號在傳輸過程中更高的完整性。同時，新設計出的Fly-Shu拓撲結構對以后的高速信號的PCB設計和仿真起到了很好的借鑒作用。

高速電路 差分對信號 信號完整性 眼圖 Cadence軟件

0 引 言

隨著社會對信息化、寬帶化的不斷需求和半導體技術、集成電路的發展，使得電子系統朝著更小體積、更快時鐘頻率這一方向不停的進步。但是當系統的工作頻率達到50 MHz以上及電路板的集成度更高時，電路板元器件的互連以及封裝對整個電子系統的影響越來越大從而導致信號在傳輸過程中有很大的失真現象。例如，在高速電路板的時鐘信號或者數據信號由于反射[1,2]的影響而產生上沖、下沖、延時、信號的振蕩[2]和畸變[3]，或者對信號產生串擾[4]、EMI、軌道塌陷[5-6]都會影響電子系統所計劃的設計功能，從而浪費人力和物力造成不必要的經濟損失。因此對于高速信號完整性的分析具有很大的實際意義，通過分析高速信號不完整性的問題并進行優化設計來達到改善信號完整性的目的[5]。

對于一點對多點的拓撲結構，其結構的不同，其反射和串擾的抑制效果也不同，同時拓撲結構的種類也是直接制約電子系統面積減小的關鍵因素。因此對于拓撲結構的優化不僅有利于PCB面積的減少而且對于信號的反射和串擾的抑制效果也有很大的提高。目前常用的拓撲結構有Fly-By拓撲結構[7]和遠端簇拓撲結構[8]，其中Fly-By結構在實際布線中不僅會造成一定的時延，而且布線不易實現，對于遠端簇結構要保證各個接收端之間的對稱性，從而通過平衡各個分支來達到減小反射的目的?？梢娒恳粋€拓撲結構各有優缺點，本文先通過仿真軟件分析Fly-By拓撲結構在反射和串擾的抑制情況，然后根據現有的拓撲結構特點設計一個樹型拓撲結構與Fly-By拓撲結構相結合的新Fly-Shu拓撲結構。通過新設計的Fly-Shu拓撲結構與原先通過軟件從PCB中所提取的Fly-By拓撲結構對應的反射和串擾仿真結果進行參數數值化對比，發現新設計的Fly-Shu拓撲結構對于信號不完整性的反射和串擾的影響方面具有更好的抑制作用。因此在有利于原先PCB面積減小的同時也能夠更好地保證信號完整性并對以后的PCB設計起到很好的借鑒作用。

1 常見的信號完整性問題及解決方案

1.1 反射問題

反射就是指當高速信號沿著傳輸線向前進行傳播過程中，每一個時刻信號在傳輸過程中都會感受到一個傳輸線的瞬態阻抗，此瞬態阻抗的值為傳輸線上所加信號的電壓和流過的電流的比值[4]。當結構發生變化或線寬變化時如并聯電阻、電容等相關情況的變化都會使傳輸線瞬態阻抗值發生改變，從而使一部分信號按原傳輸線的路徑被反射回去，而剩余的一部分信號繼續按著傳輸線向前傳輸。對于單個網絡的信號完整性而言反射問題是一個主要的原因，并且反射所帶來的過沖和下沖會嚴重影響傳輸信號的電壓幅值。一旦信號的電壓幅值不再是原來所設計的傳輸電壓值時就會對整個電子系統的穩定工作造成嚴重的影響，從而影響原先的設計目的。

1.2 減小反射的方法及特點

理論上分析可知減小反射所帶來信號不完整性常采用的辦法有：① 源端串聯匹配法[8-9]，即指在傳輸線的輸出端串接一個與傳輸線阻抗匹配的電阻，使輸出端的阻抗值與傳輸線的阻抗值相同。保證了傳輸信號在傳輸線負載端被部分反射時，不會因為輸出端的阻抗不匹配而造成了信號的二次反射，從而更直接地減小振鈴所帶來的影響。源端串聯匹配使輸出回路的總功耗將會變小，并能夠很效地消除振鈴現象，但是源端串聯匹配會增加信號在傳輸線上的傳播延時，因此對于速率要求較高的PCB電路不怎么適用。② 終端并聯匹配[8]，即在傳輸線的終端連接處并聯一個電阻值與傳輸線相等的電阻，電阻的一端接傳輸線，另一端接地。其優點是操作簡單容易布線，并產生的反射信號會被并聯的電阻所吸收，但是由于并聯電阻減小了傳輸線的整個回路電阻，從而使整個電路的直流功耗會比原先增大，會給驅動端的驅動要求有所提高，使其驅動能力較難滿足整個電路信號的傳輸。③ 戴維南終端匹配，即在終端結點處接一個上拉電阻和下拉電阻，并且上拉電阻和下拉電阻的并聯值要和信號傳輸線的阻抗相匹配。優點是上拉電阻電路的接入為信號傳輸線在終端處提供額外的輸出電流，不僅具有單電阻終端并聯匹配功能還增強了整個信號傳輸電路的驅動能力，但是額外的電路會增大電子系統的總功耗值，并且不利于整個電子系統的布局空間的減少。④ RC終端匹配，即在負載端并聯一個與信號傳輸線特征阻抗相匹配的電阻，而且在并聯支路上再串接一個電容接地。優點是合適的匹配電容會阻隔電路的直流通路，不僅能避免電路直流功耗的增加，而且能有效的濾除電路的交流分量，從而能減小過沖或下沖的振蕩幅度使負載端的信號波形更加理想，但是當串聯的電容太小會使RC時間常數變小時也會引起信號的過沖和下沖現象。

1.3 串擾問題

串擾就是當信號在傳輸線上進行傳播的過程中，會在傳輸線周圍產生變化的電磁場，變化的電磁場會與該傳輸線想近的傳輸線上耦合出噪聲信號[8-11]。串擾的實質就是PCB布線的兩條并行的傳輸線之間通過互感和互容的作用而耦合引起的噪聲。對于容性耦合則會產生對應的耦合電流，而感性耦合則會產生對應的耦合電壓，當偶合的噪聲信號大到一定的值時如超過邏輯門限值就會造成電路的誤觸發，并且由于傳輸信號會疊加在串擾產生的噪聲信號上使得信號的時延增加或減少。

對于差分串擾就是當差分對走線[12]的附近有一根單端走線時，由于當受到那根動態的單端信號線的偶合時，差分對上這兩條信號線就會由于單端信號線的被干擾而產生噪聲信號電壓。雖然差分對兩根信號線產生的耦合噪聲極性是相同的但是幅度卻不一樣，因此對于兩條信號線的噪聲電平差會產生差分噪聲。雖然差分對的差分噪聲值此時不是很大，但是如果受串擾影響的差分對走線的另一側同樣也有一根動態的干擾線，并且恰好動態干擾線的電流方向與另一側動態干擾線的電流方向是相反的，那么根據疊加原理兩根動態干擾線對差分對信號串擾時所產生的差分噪聲就會疊加影響。由于疊加影響會對差分對走線產生更大的差分噪聲，當更大的差分噪聲的值大于其容限值后就會產生誤操作從而對電子系統電路造成嚴重的影響。

1.4 減小串擾的方法及特點

為了減小串擾所帶來的影響常用的方法有：① 由于串擾主要是由其附近的干擾線邊緣場的耦合所產生的，因此增大傳輸線的線間距是最重要也是最常用的方法[2]，但是若過度的增加了線間距卻會阻礙PCB板面積的減小不利于電子系統高集成度的形成。② 對于差分對走線，為了減小串擾所引起的差分噪聲信號的影響，我們常采用緊密耦合差分對走線辦法，但是差分對緊密耦合時其線間距離會變小，因此過度的緊密耦合反而會增大差分對走線的共模噪聲信號。③ 減小回路面積又稱減小互感即在芯片的電源和地之間串聯合適的電容來為信號提供回流路徑，從而使信號的回流面積得到減小來達到減小互感的目的。

2 拓撲結構的優化與仿真驗證

2.1 拓撲結構單獨走線仿真

首選在Allegro約束管理器的約束下布完通過寄存器來控制5個內存芯片DDR3的一根時鐘線，然后使用Allegro軟件菜單中Application Mode 中Signal Integrity功能提取其拓撲結構后并簡單理想化為如圖1所示。

圖1 Fly-By拓撲結構

我們不難發現是一個寄存器以Fly-By的拓撲結構方式來控制5片內存芯片，其分別對應圖1中的INP1、INP2、INP3、INP4、INP5，而IOP1則為從寄存器對應的IBIS仿真模型中提取出來的并作為拓撲結構的驅動端來控制5片內存芯片。根據PCB板的布線束條件和實際情況設置仿真參數如表1所示。

表1 布線仿真參數設置

然后根據仿真參數設置后，通過SigXploer仿真得到每一個內存芯片的反射仿真結果如圖2所示。

圖2 Fly-By拓撲結構仿真結果

從圖2中反射仿真結果發現5個內存芯片對應的接收端接收到的波形都有很大的過沖電壓和較長的振蕩時間，并且由INP1和INP5對比發現其中INP5的過沖電壓較小，其振蕩時間也較少也就是說明INP5受到反射影響比INP1所受到要小。這與理論上的分析結論當離驅動端的距離較遠時，受到反射的影響就越小，就越可能接近方波的正確性是一致的，也證明了反射仿真結果的正確性。

2.2 拓撲結構的優化和反射驗證

通過圖2仿真結果會發現Fly-By結構雖然在某種程度上減小了反射的影響，但是其反射仍然存在，并且根據每一個接收端的波形量化顯示其過沖電壓仍有較大的值，還伴隨有很長一段時間的振蕩現象，如INP1內存芯片的過沖電壓達到了280.137 mv，這對于信號的完整性造成了一定的隱患。同時Fly-By結構對于PCB尺寸的進一步縮小也有一定的局限。因此為了解決這個實際問題，結合目前常用的一點對多點的網絡拓撲結構如樹形拓撲結構、Fly-By拓撲結構、星形拓撲結構、遠端簇拓撲結構各自的特點設計出一種新的Fly-Shu拓撲結構。Fly-Shu拓撲結構是通過Fly-By結構和樹型拓撲結構復合設計出來的如圖3所示。

圖3 Fly-Shu拓撲結構

經過相同的仿真參數如表1所示設置后并再次通過SigXploer仿真軟件得到反射仿真波形如圖4所示。

圖4 Fly-Shu拓撲結構反射仿真波形

通過圖2和圖4兩種拓撲結構的波形對比，Fly-Shu的仿真結果從整體波形上來看其過沖電壓得到了減小，其振蕩時間也更接近于方波，并且對于每一個內存芯片的接收端接收到的波形顯示其反射引起的過沖電壓和下沖電壓明顯降低。為了得到更具體的參數數值大小，分別統計圖2和圖4每一個接收端的反射仿真參數量化結果并制作表格分別如表2和表3所示。

表2 Fly-By拓撲結構反射仿真后數值化參數

表3 Fly-Shu拓撲結構反射仿真后數值化參數

通過表2和表3中實際仿真所得參數量化值的對比發現INP1、INP2、INP3、INP4、INP5的過沖電壓和振蕩時間相比以前都減小了很多。并且INP1、INP2、INP3的波形上升時間也明顯的減小。雖然INP4、INP5的上升時間和下降時間有所增加但是由于對稱性布局和INP3的波形基本上保持一致，從而共同平分反射對其內存芯片封裝所造成影響。所以總體上來看Fly-Shu拓撲結構與Fly-By結構相比，不僅對于減小PCB尺寸有所改善外，還能有效地抑制因反射所帶來的過沖電壓值和振蕩的持續時間，對減小反射的影響有更好的作用。

2.3 拓撲結構的串擾驗證

新設計的Fly-Shu結構對反射的抑制有很大的提高，下面通過驗證差分對走線串擾的抑制情況來做進一步驗證其對于提高信號完整性的性能。在差分對走線的Fly-By拓撲結構上面加一個相同類型的微帶線走線作為對差分對走線的外界攻擊信號線，然后把所有的線間距設置為0.127 mm，其他仿真參數還是保持不變，于是得到圖5的差分對走線被外界線干擾時的拓撲結構。

圖5 差分對走線的拓撲結構

對圖5進行串擾仿真后，設置仿真的時鐘頻率為533 MHz，進行串擾仿真后得到的“眼睛”數為4的眼圖如圖7所示。然后通過圖6分析發現對于一些接收端的最大噪聲信號還是比較大的，“眼睛”張開的明度也不是很大。

于是改成Fly-Shu拓撲結構的差分對走線被單獨動態線干擾時所得到其拓撲結構如圖7所示。

圖7 Fly-Shu差分對走線的拓撲結構

并設置相同的串擾參數后得到仿真后的眼圖為圖8所示。

圖8 Fly_Shu拓撲結構串擾仿真后眼圖

通過上面圖6和圖8兩幅眼圖總體上來看，改進后的拓撲結構上邊沿和下邊沿的每一個接收端波形峰的峰值得到了明顯的減小，由此可見對外界干擾線所帶來的串擾影響有明顯的抑制效果。為了更清楚地知道抑制情況，選取INP1、INP9、INP10三個內存芯片進行具體的數值化分析。通過圖6和圖8的參數數值化顯示后可以發現INP1波形峰的峰值由391.801 mv減小到334.387 mv，INP9波形峰的峰值由592.055 mv減小到304.222 mv，INP10波形峰的峰值由320.531 mv減小到72.447 mv，因此可證明改進后的Fly-Shu拓撲結構通過串擾仿真所得到的眼圖的得到噪聲明顯減小，眼圖的“眼晴”高度也增大了，其張開更明亮了，從而證明Fly-Shu拓撲結構相比Fly-By在串擾的抑制方面也有很大的改善。另外通過INP9和INP10對比我們也容易發現INP10的最大噪聲電壓兩次結果都小于INP9，也就說明當距離干擾線越遠時，其受到的串擾也就越小從而在理論的推導中驗證了串擾仿真現象的正確性。

3 結 語

本文首先分析了目前常用的高速信號不完整性的原因和其解決方法，然后從具體的PCB實例入手，通過仿真分析Fly-By拓撲結構在反射和串擾的抑制情況，并發現對于其拓撲結構還有待優化，最后根據拓撲結構的抑制效果和PCB面積向更小的方向考慮設計出一種新的復合拓撲結構。通過兩種拓撲結構具體走線后的反射和串擾仿真的結果進行對比，發現新設計的拓撲結構在抑制反射和串擾的噪聲方面具有更好的效果，也更好地保證了信號的完整性，從而為以后的PCB設計提供具有實際意義的借鑒作用。

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OPTIMIZATION AND SIMULATION OF HIGH-SPEED CIRCUIT TOPOLOGY BASED ON DDR3

Sun Jing Huang Wenqing

(SchoolofElectricalandInformationEngineering,HunanUniversity,Changsha410006,Hunan,China)

By studying the public version of DDR3 PCB which is designed by JEDEC company with register memory (RDIMM) B0，the corresponding Fly-By Topology of clock signal line is extracted according to the IBIS simulation model of RDIMM. Using SigXplorer software to simulate and analyze the original Fly-By Topology. Then, according to the existing topology features, a new topology called Fly-Shu is designed. In the end, comparing the rectangular waveform come from the reflected simulation and Eye waveform come from the crosstalk simulation with the simulation result of the original Fly-By Topology, it is found that the new designed Fly-Shu Topology is better at restraining the influence of reflection and crosstalk, so that the higher integrity of high speed signal integrity in transmission is ensured. At the mean time, the new design of the Fly-Shu Topology can offer a good reference in designing and simulating the PCB of high speed signal.

High-speed circuit Differential pair signals Signal integrity Eye pattern Cadence software

2016-01-11。孫靜，碩士生，主研領域：高速信號完整性，電路與系統。黃文清，副教授。

TP802.1

A

10.3969/j.issn.1000-386x.2017.02.025