大規模數字電路系統可測性設計技術研究

張 昊

(西南電子技術研究所，四川 成都 610000)

大規模數字電路系統可測性設計技術研究

張 昊

(西南電子技術研究所，四川 成都 610000)

為滿足大規模數字電路系統測試、故障診斷的需要，可測性(DFT)設計已成為大規模數字電路系統設計中不可或缺的重要組成部分。結合邊界掃描測試原理和大規模數字電路系統的主要特點，研究DFT實現的技術途徑，并將其用于某大規模數字電路系統的設計中。實現了該大規模數字電路系統的一鍵式互連故障診斷及可掃描網絡準確定位，有效簡化了測試復雜度。

大規模數字電路測試；邊界掃描；故障診斷

0 引言

隨著微電子、計算機領域新技術和新工藝的迅猛發展，數字電路系統處理能力越來越強，其電路規模越來越大，系統中采用的DSP、PPC、FPGA等大規模數字芯片越來越多[1-3]。這類芯片大多采用BGA封裝、引腳數量多且間距小，使得數字系統上可供測試的節點間距越來越小。傳統示波器、邏輯分析儀等物理探針能夠接觸到的管腳越來越少，造成系統可測性急劇下降，測試復雜度急劇上升，為系統調試、故障檢測帶來巨大困難，尤其不利于大批量生產及檢測。

因此，提高系統的可測試性、簡化測試步驟是這類大規模數字電路設計過程中需要考慮的重要問題。而可測試性的提高必須在系統硬件電路設計階段就將測試性問題考慮進去。文獻[4]、[5]中采用的設計方法均是直接利用單個器件的邊界掃描鏈進行可測性設計和測試，沒有對整個系統的掃描鏈路進行統一管理和規劃，對于提供系統的可測性和故障覆蓋率的提高具有一定局限性。本文結合大規模數字電路系統的特點，重點研究基于邊界掃描原理的結構性可測性設計(DFT)在大規模數字系統硬件設計中的實現方法。

1 邊界掃描測試原理

1.1 邊界掃描標準

IEEE1149.1[6]邊界掃描標準是IEEE組織和JTAG組織于1990年共同推出的，目前該標準已成為數字集成電路與系統的主流測試技術。

邊界掃描標準僅使用4根或5根邊界掃描測試總線(TMS、TCK、TRST、TDI、TDO)而不必借助針床、示波器等其他設備即可以實現對電路的測試。它不僅能測試符合IEEE1149.1標準的數字芯片的輸入/輸出管腳狀態，還能測試這類芯片內部工作情況及芯片相關引腳的開路和斷路故障，從而實現高精度的故障定位。其原理圖如圖1所示。

圖1 數字芯片邊界掃描測試原理圖

邊界掃描測試標準在數字芯片管腳和芯片內部邏輯之間(即集成電路的邊緣)增加了附加的掃描單元(BSC)，通過邊界掃描單元控制和觀察芯片引腳的狀態。符合IEEE1149.1標準的數字芯片均可以在普通工作模式和邊界掃描模式之間自由切換。如圖1所示，在邊界掃描模式下各BSC以串行方式連接成掃描鏈，可實現測試向量的加載、采集以及其他數字芯片引腳的控制。可以通過輸入端(TDI)將測試向量以串行移位方式輸入(由SI移位到SO)，設定芯片A的管腳狀態，并從與之相連的芯片B管腳采集該響應；也可以通過設定芯片B的管腳狀態，間接對芯片C的管腳進行控制，最后從輸出端(TDO)將系統的測試響應串行輸出到主控計算機，進行數據分析與處理，從而形成電路故障判據。在正常工作期間，這些附加的移位寄存器單元會直接被旁通(PI與PO直連)，達到不影響數字芯片正常工作的目的。

1.2 測試原理

利用上述原理，就可以通過邊界掃描單元，將指定的狀態從測試數據輸入端口(TDI)串行移位到某個器件的輸出引腳，這時可在與之相連器件的輸入引腳上采集到響應，再通過輸出端口(TDO)將該響應與理論值進行對比，從而實現芯片之間的互連診斷；還可通過掃描路徑串行移位將測試向量施加到某芯片的核心邏輯輸入端(PO)，在輸出單元(PI)捕獲其核心邏輯的響應向量，以檢測芯片的內部故障。所有測試方法均圍繞邊界掃描單元，因此，這種測試方法又被稱為邊界掃描測試技術(Boundary-Scan Test，BST)。

邊界掃描測試技術雖然大多用于對純數字電路進行故障診斷，但在部分情況下還可用于混合數字電路的測試。主要通過邊界掃描技術控制數字芯片管腳狀態，對混合型芯片施加激勵或采集響應實現。

大規模數字電路系統大量采用了符合IEEE1149.1邊界掃描測試規范的數字芯片，如PPC、DSP、FPGA、TSI等，并且這類數字芯片大多采用BGA封裝使得物理探針無法直接接觸到管腳。這一特點為邊界掃描測試技術在大規模數字電路故障診斷中的應用提供了前提條件。然而，在大規模數字電路系統的硬件電路設計過程中，如果不考慮結構性DFT設計，就難以完全發揮邊界掃描測試技術在這類系統故障診斷中的作用而達到最終簡化測試步驟的目的。

2 可測性設計的實現

所謂可測試性(DFT)設計，就是在進行電路和系統設計的同時，考慮系統的測試問題。這里討論的可測性設計問題主要針對結構性測試。結構性邊界掃描測試是指通過大規模數字系統提供的IEEE1149.1測試總線實現數字芯片的互連故障診斷測試。

基于邊界掃描測試的可測性設計，首先必須考慮的是邊界掃描鏈路的連接方式、管理方法；其次，滿足IEEE1149.1標準的邊界掃描器件，如PPC、DSP、FPGA等，可工作于正常模式和邊界掃描模式，但某些芯片的邊界掃描測試引腳并沒有完全按照IEEE1149.1進行設計，所以，在電路設計階段還應當考慮工作模式的切換方法，避免影響電路正常工作。此外，為進一步提高電路故障測試覆蓋率，還應當考慮非邊界掃描器件的引腳測試問題，如BUFFER、TRANCEIVER、RAM等。

2.1 邊界掃描鏈組織方式

掃描鏈路是邊界掃描測試的基礎，邊界掃描鏈器件連接方式有三種：串行方式、并行方式和獨立路徑方式。串行方式是所有器件的TMS管腳和TCK管腳并聯在一起，前一級的TDO輸出管腳接到下一級的TDI輸入管腳的測試總線連接方式；并行方式是兩個或多個串行方式連接的JTAG掃描鏈并行連接，串行掃描鏈的TMS信號各自獨立，確保只有一個串行掃描鏈在指定的時間內有掃描數據輸出；獨立路徑方式是所有器件的TMS和TCK連在一起，而每個器件的TDI和TDO相互獨立的測試總線連接方式。

2.1.1 串行邊界掃描鏈

串行方式只需要一個JTAG接口即可連接到邊界掃描控制器上，并且不需要在模塊上增加額外電路，適合于邊界掃描器件、功能模塊較少且器件之間連接關系較簡單的系統。在系統級測試中，所有兼容IEEE1149.1數字芯片的邊界掃描鏈是構造一條完整的測試通路的最好的鏈。采用這種串聯方式可實現最簡單的系統級邊界掃描測試環路，如圖2所示。

圖2 串行方式連接的邊界掃描鏈

串行連接方式主要缺點是系統如果有空槽或鏈路中有芯片損壞，整個邊界掃描鏈路就會斷開，導致掃描鏈路癱瘓，系統級邊界掃描測試也隨之癱瘓。此外，當某些邊界掃描器件需要反復訪問時，邊界掃描單元串行移位操作特別繁瑣。比如，對較長掃描鏈上的某個可編程器件進行編程時，比通常情況下需要執行更多次的邊界掃描操作。有時串行移位所需要的額外數據位邊界掃描軟件無法自動產生，而手動修改特別耗時也容易出錯。因此，這種方式難以用在邊界掃描器件較多、系統較復雜的場合。

2.1.2 并行邊界掃描鏈

當模塊上邊界掃描器件較多時，將所有邊界掃描器件串聯到一起的方法雖然有助于簡化電路設計，但正如前文所述，較長的鏈路不便于邊界掃描測試軟件管理以及器件編程。更好的方法是將鏈路分割分組管理，采用并聯的連接方式。這種連接方式通過路由芯片間接對分支鏈路進行管理，極大地簡化了串行移位操作，增加了掃描鏈路的靈活性。

并行邊界掃描鏈具有較強健壯性，各個模塊既可獨立進行模塊級邊界掃描測試，也可互相配合進行系統級邊界掃描測試。如圖3所示，每個通用處理模塊的掃描鏈路并聯在測試總線上的，即使某個模塊損壞，也不會影響到其余模塊的測試工作。實現方法是在每個通用處理模塊上增加一片邊界掃描路由芯片，把模塊內邊界掃描鏈分成多個區段，每個區段都按照規則分配獨立的邊界掃描鏈。測試系統通過每個模塊上的邊界掃描路由芯片，管理通用處理模塊上的多個掃描鏈進行邊界掃描測試。

圖3 并聯方式的連接的邊界掃描鏈

2.1.3 獨立的邊界掃描鏈

獨立的邊界掃描鏈路組織方式為每個模塊提供單獨的邊界掃描測試接口和測試總線，如圖4所示。這種連接方式通過各個模塊的邊界掃描測試接口即可實現模塊級邊界掃描測試。但是，由于各個模塊的邊界掃描鏈路相互隔開，相互配合實現系統級邊界掃描測試難度較高，操作較復雜，并且隨著模塊數量的增加，背板需要更多的空間用于測試總線，因此這種連接方式不適合規模較大的復雜系統。

圖4 獨立的邊界掃描鏈

2.2 兼容性設計

通過一定的方法如邊界掃描使能管腳，支持邊界掃描測試的數字芯片能實現邊界掃描測試和正常工作模式的切換。為不影響模塊正常工作，在通用處理模塊設計階段，應根據不同的數字芯片，進行模塊正常工作模式和邊界掃描模式的兼容性設計。

2.2.1 JTAG引腳的兼容性設計

某些數字芯片在傳統的5個JTAG引腳的基礎上增加了額外的引腳，對邊界掃描進行控制。這時需要對這些數字芯片的JTAG引腳進行兼容性設計，其實質就是對額外的引腳進行處理。例如，TI公司DSP的JTAG引腳在IEEE1149.1標準的基礎上增加了EMU0和EMU1腳。EMU0和EMU1在上拉時為正常工作和仿真調試狀態，下拉時為JTAG邊界掃描狀態。在DSP正常工作和仿真調試時，兩個信號需做上拉處理，使JTAG接口無效，而在JTAG測試時則需要驅動其為低電平。部分邊界掃描器件還有邊界掃描功能使能管腳，如PEB20320的65腳(TEST)，AMD的ELANSC400的Y11(BNDSCNEN)，該管腳為高時，方可使能邊界掃描功能。對于此類芯片，要按照芯片手冊，并根據實際需要進行上拉電阻或者下拉電阻處理。

如果器件的BSDL文件中要求器件的某些管腳在進行JTAG接口測試時處于特定的邏輯電平，則這些管腳必須按照BSDL文件中的要求設置成特定的邏輯電平。這些要求一般都包含在BSDL文件實體部分(Entity)的兼容使能描述中。按照IEEE 1149.1標準的規定，兼容使能描述格式如下：

::=

attribute COMPLIANCE_PATTERNS of

: entity is ;

::= " ( ) ( )"

::= { , }

::= { , }

例如在xc3s200an_ft256的BSDL文件中有這樣的描述：

-- Compliance-Enable Description

attribute COMPLIANCE_PATTERNS of

XC3S200AN_FT256 : entity is

"(PROG_B, PUDC_B) (10)";

則PROG_B、PUDC_B兩個管腳在進行邊界掃描測試時必須使能為"10"。

2.2.2 BSDL文件的兼容性設計

如果要在FPGA配置完成后對其進行邊界掃描測試，則需要按照芯片引腳實際狀態修改其默認的BSDL文件。對于XILINX公司的XC4000E/EX/XL/XLA、XC5200、Spartan、SpartanXL等系列的FPGA，還需要在邏輯設計中加入邊界掃描功能模塊，否則芯片只在配置之前可進行邊界掃描測試。

3 簇測試設計

除了兼容于IEEE1149.1標準的邊界掃描數字芯片，通用處理模塊還包括緩沖器、傳輸器、電平轉換器等數字芯片，這類非邊界掃描器件被統稱為“簇(Cluster)”。簇測試一般采用“虛擬測試通道”的方法，其基本思想是：利用具有邊界掃描機制的器件為不具有邊界掃描機制的器件提供測試通道，實現測試向量的加載和測試響應的讀取，測試原理如圖5所示。

圖5 簇測試原理

圖5中邊界掃描器件與簇器件1、2相連，通過邊界掃描測試總線可間接在測試點B處讀取簇器件1的輸出，對簇器件2施加激勵，并在其余電路配合下實現簇器件1和2的簇測試。

由于邊界掃描軟件無法獲得與邊界掃描控制器或被觀測網表相連的簇器件性質，因此，還必須為軟件提供這些器件的模型，即簇模型。簇模型提供了非邊界掃描器件的一些基本信息。例如，非邊界掃描器件的某個引腳是輸入、輸出、三態還是雙向的。對于具有三態和雙向性質的引腳，在簇模型中應該提供控制引腳狀態的方法，便于邊界掃描控制器在必要的時候改變器件的引腳狀態來避免總線競爭。

簇模型的引入還可間接增加電路故障測試覆蓋率。某些特別的非邊界掃描器件，如串聯電阻或驅動器，具有直通特性，因此器件的輸入邏輯值可以不變地輸出。根據這個特點，可利用簇模型將兩個分開的網表合并為一個連續的網表，達到降低網表規模、增加測試覆蓋率的目的。

4 實驗結果

將上述可測性設計方法用于某大規模數字系統的設計中，該系統由多個數字模塊構成，各個模塊通過背板總線互聯，模塊內部大量采用了FPGA、DSP、PPC等滿足邊界掃描標準的數字芯片，邊界掃描鏈路拓撲結構采用并行掃描鏈，各個模塊的邊界掃描鏈路并聯到背板的邊界掃描測試總線上。

利用邊界掃描測試系統對該系統進行互聯故障診斷測試。邊界掃描測試系統由圖6所示三個部分構成，分別為運行在主控計算機上的邊界掃描測試軟件、邊界掃描控制器以及待測系統。

圖6 邊界掃描測試系統

表1是采用DFT前后，故障覆蓋率、定位精度等指標的對比。由表1可知，采用該技術后，系統可測試性大幅提高。采用該技術前，系統內部的邊界掃描鏈路沒有進行一定的組織，使得各個支持邊界掃描的數字芯片之間無法進行協同掃描，導致某些管腳無法進行讀寫對比。由于DDR等存儲芯片均被當做普通器件，通過控制與之相連的數字芯片的邊界掃描寄存器，產生測試序列，選取地址并進行讀寫內容校驗即可，所以采用通用測試程序即可完成存儲器測試。采用該技術前，每個模塊必須取下對每個鏈路進行單獨測量，而改進過后無需取下模塊，通過背板的測試總線即可實現所有模塊的診斷。

表1 測量結果對比

為驗證采用DFT技術后的待測系統可利用邊界掃描測試系統實現管腳級故障定位的精度，將DFT設計后的待測系統中某個模塊的DSP與FPGA之間的某條互連線通過跳線設置為短路，利用邊界掃描系統進行測試，故障定位圖如圖7所示，圖7中十字標注出來的位置即為短路管腳，與實際情況相符。

5 結論

大規模數字電路結構復雜、集成度高。其采用的數字芯片間距小、物理探針測試點少，調試、故障診斷難度大、復雜度高。得益于IEEE1149.1兼容的這類數字芯片，邊界掃描測試技術在提高系統可測性、簡化系統測試方面具有較大優勢。該技術與系統可測性設計(DFT)技術配合，可搭建結構簡單、診斷精度高的故障測試系統。本文分別從掃描鏈路結構選擇、器件建模方法、模塊兼容性設計幾

圖7 模塊管腳故障定位圖

個方面研究了超大規模數字電路的結構性可測性(DFT)設計實現方法，并在某大規模數字系統中成功應用了該技術，實現了一鍵式互連故障診斷及可掃描網絡故障精確定位。該技術對邊界掃描測試技術在大規模數字電路故障測試中應用具有一定的指導作用。

[1] 邵龍,劉金山. 基于TMS320C6455的大尺寸非連續代碼加載方法[J].電子技術應用,2012,38(11):26-27.

[2] 鐘瑜,陳穎,盧建川.新一代航空數據鏈端機的SCA架構設計[J].電訊技術,2012,52(4):447-451.

[3] 陳穎.從復雜系統觀點看模塊級綜合集成航空電子結構[J].電訊技術,2009,49(4):98-102.

[4] 蘇波.基于邊界掃描的混合信號電路可測性結構設計[J].電子技術應用,2012,38(10):68-71.

[5] 陳圣儉,徐磊,陳健.基于FPGA的嵌入式邊界掃描總線控制系統設計[J].計算機測量與控制,2008,16(2): 159-162.

[6] IEEE Std 1149.1-1990.Test access port and boundary-scan architecture[S].2001.

Research of the design for test technology in large scale digital system

Zhang Hao

(Electronic Technology Research Institute of Southwest, Chengdu 610000, China)

To satisfy the needs of large scale digital system test and fault diagnose, the design for test (DFT) technology has become an indispensable and important part of digital system design. Based on the boundary scan principle and the main characteristic of large scale digital system, the implementation of DFT in the actual system was researched. Finally, it proved that the interconnect faults diagnose can be implemented by one key after the DFT was applied, and the interconnect faults can be located exactly. The test complexity is reduced effectively.

large scale digital system test; boundary scan; fault diagnose

TP216

A

10.19358/j.issn.1674- 7720.2017.02.010

張昊.大規模數字電路系統可測性設計技術研究[J].微型機與應用，2017,36(2)：28-31，36.

2016-07-27)

張昊(1981-)，男，博士研究生，工程師，主要研究方向：大規模數字電路系統測試、大規模數字系統綜合化設計、高速AD采樣。