基于環形壓控振蕩器的電荷泵鎖相環設計

何知龍++郭裕順

摘 要：在闡述了電荷泵鎖相環的工作原理、分析和設計方法的基礎上，結合環路穩定性和相位噪聲兩方面因素對鎖相環電路進行了建模及分析。介紹了鎖相環的系統級參數設計到電路設計的完整流程。首先利用Verilog-A語言建立了一個考慮各電路模塊主要非理想因素的較為精確的鎖相環行為級模型，然后進行單元電路的設計，考慮了溫度變化對環形壓控振蕩器和鎖相環系統的影響并分別進行了溫度補償。采用Cadence公司的Spectre-RF系列軟件進行仿真，最后得到的鎖相環輸出頻率范圍為150 MHz～350 MHz，相位噪聲為-113.8 dBc/Hz（振蕩頻率為240 MHz，頻偏為2 MHz時），均方根抖動為3.65 ps，鎖定時間小于3 μs，可為高速數字電路產生低抖動的片上時鐘信號。

關鍵詞：鎖相環；行為級模型；溫度補償；相位噪聲

中圖分類號：TN453 文獻標識碼：A 文章編號：2095-1302（2016）11-00-04

0 引 言

鎖相環（Phase Lock Loop，PLL）具有數據時鐘恢復、消除時鐘抖動、頻率合成等多種用途。自從1965年PLL集成電路問世以來，PLL設計技術越來越成熟，從分立器件到集成電路，從雙極型工藝到CMOS技術[1]。當前PLL的研究熱點主要集中在低相位噪聲、低雜散、高集成度、低電壓、低功耗還有溫度補償等方面。在具體設計時，上述這些因素需要相互折衷以滿足特定的應用要求。

本文的目的在于設計一個為高速數字電路產生低抖動片上時鐘信號的PLL，要求輸出的頻率范圍為150～350 MHz，均方根抖動（jitter_rms）小于5 ps，鎖定時間小于3 s。

1 PLL系統級建模及設計

鎖相環是一個反饋系統，本文所采用的三階電荷泵鎖相環主要由鑒頻鑒相器（PFD）、電荷泵（CP）、低通濾波器（LPF）、壓控振蕩器（VCO）和分頻器（DIV）組成，其組成如圖1所示。PFD將參考信號和分頻輸出信號兩者的相位差轉化為開關脈沖以控制CP的充放電，CP再將這種間斷的電流提供給LPF，為其進行充放電來增大或者減小壓控電壓，從而動態控制VCO的振蕩頻率，使其最終達到平衡，鎖定后壓控電壓保持不變，環路鎖定在一個固定的輸出頻率上。

為了在設計過程中及時了解鎖相環的整體性能，本文采用基于Verilog-A的行為建模方法，用Verilog-A建立了一個考慮各電路模塊主要非理想因素的較精確的行為級模型[2]，包括如下非理想因素：

（1）PFD、Divider模塊的傳輸時延和同步相位抖動，信號的上升時間和下降時間[3]。

（2）在環路鎖定過程中，由于剛開始CP輸出壓控電壓比較小，電流源MOS管還未完全飽和，CP電流隨壓控電壓線性增加直至電流源MOS管飽和，電流值ICP不變，整個過程可以在Verilog-A的行為級代碼中用一個分段函數來表示，即

（1）

其中輸出壓控電壓Vctrl的單位為V，ICP的單位為A，其對應的函數圖像如圖2所示。

（3）環路鎖定之后CP充放電流源的電流不匹配，是因為在環路鎖定后，由于電荷泵的非理想效應，在inc_high（充電電流源開關MOS管信號）和dec_high（放電電流源開關MOS管信號）同時為高電平（即充放電電流源MOS管同時導通）的導通時間內引入了充放電流不匹配的凈電流輸出mismatch_current[4]。

（4）由于MOS管在關斷狀態下漏電、低通濾波器中的電容漏電等，所以在行為級模型里，當inc_high和dec_high同時為低電平時，引入漏電流leak_current。

（5）VCO的壓控增益KVCO與壓控電壓Vctrl的相關性[5]，即KVCO不再是恒定的常數，其隨Vctrl呈現類似拋物線的曲線特征，可以將KVCO隨Vctrl的變化等效為一個二次函數，設這個二次函數為y=ax2+bx+c，可在VCO Verilog-A行為模型代碼中用這個二次函數來表征KVCO隨Vctrl的變化情況，在cadence中仿真電路級VCO模塊其壓控增益KVCO隨Vctrl的變化，取一些離散點導入Matlab中并用二次函數擬合，如圖3所示。由圖3可以看到擬合出來的二次函數可以較好的模擬實際電路級中KVCO隨Vctrl的變化情況。圖4所示為考慮各電路模塊的非理想因素之后的Verilog-A行為模型PLL與實際晶體管級PLL環路鎖定過程中的壓控電壓Vctrl變化波形圖對比，圖5所示為圖4鎖定之后的局部放大圖，圖6所示為傳統Verilog-A行為模型PLL與實際晶體管級PLL環路鎖定過程中的壓控電壓Vctrl變化波形圖對比。對比圖4及圖6可以看出，與傳統理想行為模型PLL相比，較精確的行為模型PLL不管是環路的鎖定過程、鎖定時間還是鎖定之后壓控電壓的周期性紋波都和實際晶體管級PLL較吻合。

2 PLL主要電路模塊設計

本文設計的環形VCO電路如圖7所示，其中圖7（a）表示環形VCO全電路結構圖，圖7（b）表示圖7（a）中的延遲單元inv。該環形VCO使用了電流控制環形壓控振蕩器，并且是電壓轉換為電流（V-I）的結構。由于采用電流鏡結構（圖7（a）中的M5、M6），振蕩器偏置電流受電源電壓波動的影響較小，從而減小了電源噪聲對環形VCO相位噪聲的影響。本文采用圖7（b）所示的延遲單元結構，這種結構集合了飽和單端反相器型CMOS環形VCO和非飽和差分對型CMOS環形VCO兩者共同的優點，M1，M2構成反相器，M3，M4亦如此，從而形成差分輸入差分全擺幅輸出的反相器延遲單元，既克服了單端反相器電源和地等共模噪聲的影響，又提供了全擺幅的輸出振蕩信號，從而優化了相位噪聲。M5，M6在這里構成了正反饋加速管子的充放電從而減小延遲單元的延遲時間使振蕩頻率更高，并且這里的正反饋加速了管子的轉換時間，使充放電管子的轉換時間減小從而更快到達飽和。眾所周知，在飽和狀態下的噪聲注入比在轉換狀態下對相位噪聲的影響更小，因此進一步優化了VCO的相位噪聲。輸出端加負載電容C1，C2的目的是減小襯底噪聲對頻率抖動的影響，M2，M4管的源襯電容和漏襯電容很大程度上決定了延遲單元時間常數RC中C的取值，而源、漏襯電容值隨襯底的電勢發生變化，當襯底有噪聲時，襯底電容發生改變因而出現頻率抖動，而固定電容C1，C2的加入可以減小這種影響。

該環形VCO電路的振蕩頻率容易隨溫度發生變化，當PLL的環路鎖定在某一個固定頻率時，壓控電壓Vctrl保持不變，但當溫度發生變化時，比如溫度升高導致VCO的振蕩頻率降低，這時環路為了維持鎖定，需要增大Vctrl的值（壓控增益Kvco>0）從而保持VCO的振蕩頻率不變，當將Vctrl的值增大到一定程度時，可能會使壓控電壓Vctrl脫離調諧曲線的線性范圍，甚至在調諧曲線上找不到所需頻率，導致環路永久失鎖。為此我們為它增加了一個溫度補償電路[6-9]，在溫度升高時，M5～M7的偏置電流增加，這樣就能增加為延遲單元充電的電流，減小延遲時間，提高振蕩頻率。溫度補償電路的設計通過給圖7（a）中的M7管的襯底單獨提供一個偏置電壓（圖7（a）中的Vd）實現。該偏置由一個NPN管串聯一個電流源Idc構成，由于NPN管基極發射極電壓Vbe的負溫度系數特性，所以端電壓Vd呈現正溫度系數特性，即此偏置電壓Vd隨溫度的升高而增加。由于溫度升高給襯底提供的偏置電壓增加從而使M7管的閾值電壓減小，而M7管的過驅動電壓增加導致M7管的漏電流增加，從而補償了因溫度升高導致的M7管漏電流減小現象。

傳統的未加溫度補償電路環形VCO與本文采用的溫度補償電路環形VCO在溫度T=130℃時的仿真閉環PLL的環路鎖定過程如圖8所示，圖8中曲線（a）表示傳統未加溫度補償電路環形VCO構成的PLL環路鎖定過程，可以看到在極端溫度環境下（T=130℃）環路根本無法鎖定。曲線（b）表示本文采用的溫度補償電路環形VCO構成的PLL環路鎖定過程，可以看到環路依舊正常鎖定。這驗證了本文對環形VCO采用溫度補償電路的必要性。

3 PLL系統的溫度補償

對環形VCO的溫度補償解決了因極端溫度引起的頻率丟失問題，使得VCO在-40℃～130℃的溫度范圍中依舊能夠線性工作在150 MHz～350 MHz的調諧頻率范圍內，但通過仿真發現，溫度越高，VCO振蕩在相同的頻率時，壓控增益Kv越小，具體變化情況如表1所列。在其他環路參數不變的情況下，環路帶寬會變小，這樣VCO的相位噪聲貢獻會變大，從而惡化了PLL輸出的相位噪聲，嚴重時會使環路相位裕度減小，系統趨向于不穩定。近似環路帶寬的公式如下所示：

由于壓控增益Kv隨溫度升高而減小，可以考慮提供一個PTAT電流即正溫度系數的電流來補償溫度改變引起的環路帶寬變化[10]。可求得一系列溫度補償所需的電流值，如表1中的第三行所列。

ICP可用一次函數ICP=kT+b來比較精確的擬合，其中k=0.5 A/℃，b=285 A。圖9中同時繪出表1中ICP的數據散點圖和一次函數ICP=0.5×T+285的圖像，可以看到一次函數基本上和離散數據散點圖吻合，即電荷泵提供的PTAT電流只要滿足ICP=0.5×T+285就可以比較精確地對PLL的環路帶寬進行溫度補償。

為了使電荷泵輸出的電流滿足ICP=0.5×T+285，可以先提供一個正溫度系數的電流ICP1=0.5×T，再提供一個零溫度系數的電流ICP2=285 A，之后將兩路電流并聯相加ICP=ICP1+ICP2。正溫度系數參考電流源的電路結構如圖10（a）所示，零溫度系數參考電流源的電路結構如圖10（b）所示。

傳統鎖相環未對PLL系統進行溫度補償，當T=130℃時，由表1可知Kvco=466 MHz/V（之前設置的Kvco為600 MHz/V），其他環路參數不變，環路帶寬變為1.6 MHz（之前為2 MHz），仿真此時PLL輸出的相位噪聲[11-13]曲線如圖11（a）所示，可以看到此時的系統環路帶寬減小為1.6 MHz，對應的周期抖動均方根值jitter_rms =4.063 ps。本文設計的鎖相環加入PLL系統的溫度補償電路后，再次仿真此時PLL輸出的相位噪聲曲線如圖11（b）所示，可以看到系統的環路帶寬又恢復為2 MHz（與常溫下的系統環路帶寬一致），此時對應的周期抖動均方根值jitter_rms =3.646 ps。可以看到加入PLL系統的溫度補償電路，PLL輸出的相位噪聲、周期抖動均方根值均與常溫下T=27℃時保持一致，其性能不會隨溫度的升高而惡化。

4 結 語

本文闡述了電荷泵鎖相環的基本工作原理、系統建模與設計方法，分析了其中主要電路模塊VCO的設計。為提高鎖相環的性能，設計中分別采取了一些有針對性的改進措施。從鎖相環的環路穩定性和相位噪聲入手，設計了一個用于高速數字時鐘的鎖相環系統，最后基于CMOS工藝給出了具體電路的設計和仿真結果。

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