基于EDA技術的卷積碼編碼器的設計與仿真

摘 要：文章設計基于EDA技術，以（2，1，3）卷積碼為例，闡述了其基本設計原理，在軟件平臺Quartus II上，通過電路設計和VHDL程序設計兩種方式進行了設計和波形仿真。通過驗證，其運算結果與波形一致。

關鍵詞：EDA；卷積碼；編碼器

引言

卷積碼是深度空間通信系統和無線通信系統中常用的一種差錯控制編碼。在編碼過程中，卷積碼充分利用了各碼字間的相關性。在與分組碼同樣的碼率和設備復雜性的條件下，無論從理論上還是從實踐上都證明，卷積碼的性能都比分組碼具有優勢。而且卷積碼在實現最佳譯碼方面也較分組碼容易。因此卷積碼廣泛應用于衛星通信，CDMA數字移動通信等通信系統，是很有前途的一種編碼方式。對其進行研究有很大的現實意義[1]。同時，隨著EDA技術的發展和應用領域的不斷拓展與深入，EDA技術在電子信息、通信、自動控制計算機等領域的應用性越來越明顯。

文章以（2，1，3）卷積碼為例，介紹了卷積碼編碼原理和編碼過程，并在EDA工具-Quartus II平臺下，通過電路設計和VHDL程序設計兩種方式實現卷積碼編碼器的設計并得出仿真結果。

1 EDA工具軟件介紹

EDA的工具軟件依照使用功能，可分為電路設計與仿真工具、PCB設計軟件、IC設計軟件和CPLD/FPGA設計工具[2]。目前被廣泛使用的電路設計與仿真工具有Protel、PSPICE、multiSIM10、Matlab、Quartus II等等。較強的實現功能使這些軟件應用于多個方面，例如很多軟件都可以進行電路設計與仿真，進行PCB自動布局布線，同時還能夠輸出多種網表文件與第三方軟件接口。

本設計選用的EDA工具平臺-Quartus II 是一種關于CPLD和FPGA的開發集成環境，它是由世界上最大的可編程邏輯器件公司之一的Altera提供。Quartus II 是MAX+plusⅡ更新換代產品，使用更加方便，操作界面更加的人性化。Quartus II 的設計環境與系統結構無關，可以使得設計者更為方便的進行電子系統的設計、處理以及編程。Quartus II具有完整的多平臺的設計環境，同時也具備單芯片可編程系統的設計環境和單芯片可編程系統的各種開發工具[3]。

2 （2，1，3）卷積碼編碼原理

2.1 （2，1，3）卷積編碼器

（2，1，3）卷積碼的編碼器結構如圖1所示，k/n=1/2是這個編碼器的效率。在任意時刻，信息先輸入最左端的移位寄存器中，同時把最左端寄存器中上一時刻信息右移一位，中間和最右端的移位寄存器同樣右移一位，然后將碼元按照圖中指示分別通過兩個模二加法器，則會生成U1和U2兩個碼元。可以周期性的獲得分組碼的碼元個數，卷積碼就不可以，是因為卷積碼沒有固定的n值。卷積碼中在輸入數據的末端增加幾個信息為0的bit數據，利用寄存器右移的特性，就可以把移位寄存器達到清零的目的。在截斷周期很大的條件下，編碼效率趨于k/n，但截斷周期為一般取值時，編碼的有效效率不大于k/n。

2.2 卷積編碼器的編碼過程

3 （2，1，3）卷積碼編碼器的設計與仿真

3.1 卷積編碼器的電路設計

（2，1，3）卷積碼編碼器的電路設計的思路是以卷積碼的特點為依據，它主要是由一個時鐘信號、一個復位鍵、兩個模二加法器和3個D觸發器構成的一個3位移位寄存器組成。由第一個D觸發器的輸入端接收輸入信號，剩下的每個觸發器的輸入端均與前一個觸發器的輸出端相連接。各觸發器的時鐘脈沖控制端與同一個時鐘脈沖CP信號相連，因此各觸發器的觸發時刻相同，都是CP脈沖的上升沿。第一個D觸發器的輸出端的輸出值即是C0；將第一個觸發器和第三個觸發器的輸出相連進行模二加即可得到輸出C1；將第三個觸發器的輸出進行模二加，即得到輸出C2。

3.2 卷積編碼器的VHDL程序設計

3.3 卷積編碼器的仿真結果及分析

4 結束語

在本次設計中，使用Quartus II軟件作為系統開發平臺，從卷積碼編碼原理出發，以（2，1，3）卷積碼為例，利用電路設計和VHDL兩種設計手段加以實現。經過仿真有效驗證了設計的合理性與正確性，初步實現了設計目標。

參考文獻

[1]井小沛，武斌，張青春.基于FPGA的卷積碼的編/譯碼器設計[J].電子測量技術，2008，31（2）：116-118.

[2]李雪梅，張建輝.電子EDA技術及發展與應用[J].樂山師范學院學報，2004（19）：5-7.

[3]潘明，潘松.數字電子技術基礎[M].北京：科學出版社，2008.