HDMI接收端的數據同步模塊設計

李 新，梁春明

(沈陽工業大學，遼寧 沈陽 110870)

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HDMI接收端的數據同步模塊設計

李 新，梁春明

(沈陽工業大學，遼寧 沈陽 110870)

在分析HDMI協議以及數據并串、串并轉換過程中數據流的連續性的基礎上，針對HDMI接收端，提出了一種能同時完成數據邊界定位和不同通路數據對齊的數據同步模塊的設計方案。利用可綜合的Verilog語言完成電路的設計，通過NC-Verilog仿真驗證，并集成到HDMI的系統中。該數據同步模塊同時實現數據定位和數據對齊，可有效地提高HDMI接收端的數據處理能力。

HDMI；數據連續性；數據同步

在大數據量、高速傳輸的技術需求下，高清數字媒體接口技術成為當下消費電子行業研發的重點，各種各樣的數字傳輸接口也開始逐漸出現在人們的日常生活中，HDMI接口成為現代數字接口傳輸高清視頻的主要代表之一[1]。HDMI高清多媒體接口是由日立、松下、飛利浦、Silicon Image、索尼、湯姆遜、東芝7家公司共同推出的數字顯示接口標準。2002年12月9日，HDMI Founders推出HDMI 1.0版接口標準，當前最新版本為2013年9月發布的HDMI 2.0版接口標準[2]。

本文基于HDMI 1.4b版本，根據HDMI不同周期下數據編碼的特點，以及串行輸出數據的要求，研究了數據串并轉換時數據流的連續性，采用可綜合的Verilog語言完成HDMI接收端的數據同步模塊設計，并集成到HDMI系統中。

1 HDMI接口簡介

HDMI系統由HDMI發射端和HDMI接收端兩部分組成，兩者之間主要由4條TMDS通路連接，1條TMDS時鐘通路和3條TMDS數據通路，如圖1所示。3條數據通路主要用來傳輸編碼之后的視頻數據、音頻數據以及輔助信息和控制信息[3]。

圖1 TMDS系統結構圖

HDMI有3種不同的傳輸周期，分別是視頻周期、數據島周期和控制周期，每種傳輸周期的數據都有其獨特的編碼方式。視頻周期數據采用TMDS編碼方式，將8 bit的數據編碼成10 bit的數據；數據島周期傳輸音頻數據和輔助信息，采用TERC4編碼方式將4 bit數據編碼成10 bit數據[4]；控制周期傳輸控制信號，用來指示下一周期是視頻周期還是音頻周期。3個通路的控制信號如表1所示，每個通路的2 bit數據的編碼方式如表2所示。

表1 控制信號

表2 控制信號編碼方式

在一個TMDS時鐘周期內，3個TMDS數據通路會各自串行輸出10 bit數據。在數據的傳輸過程中，最低位將被最先傳輸，最高位將被最后輸出[5]。

2 并串、串并轉換數據的連續性分析

HDMI發送端把編碼之后的數據以串行的形式輸出，在經過串并轉換作為接收端的輸入。以HDMI編碼之后的10 bit數據為例來分析并串、串并轉換后對數據連續性的影響。

數據的串行輸出不外乎兩種情況，高位先出和低位先出。在理想的情況下，高位先出和低位先出的串行數據經過串并轉換之后得到的數據是相同的，都是串行轉換之前的HDMI編碼數據。在實際的HDMI系統中，由于時序原因，從數據輸入HDMI發送端到串行輸出需要一定數量的時鐘周期。在編碼數據到來之前，并串轉換模塊已經開始工作，產生一系列的“無效數據”，這些“無效數據”在串并轉換時就會對數據的連續性有一定的影響。

高位先出的情況：由于在串行的編碼數據之前會有不確定數量的“無效數據”，這里用“0”表示，假定有2個“0”，那么在串并轉換的時候這2個“0”也會參與其中，并占據并行數據的高位，如圖2所示。這就會導致還原回來的每組10 bit數據不再是串行之前的HDMI編碼數據。但從總體上看，在數據邊界定位時，并沒有破壞數據的連續性，相對于理想情況，變化的只有數據的相對位置。

圖2 高位先出示意圖

低位先出的情況：與高位先出的情況相同，在串行的編碼數據之前也同樣會有不確定數量的“0”，同樣也假定“0”的數量為2，那么在串并轉換的時候，這2個“0”就會占據并行數據的低位，后面的數據依次排列，如圖3所示。這同樣會導致還原回來的每組10 bit數據不再是原有的HDMI編碼數據。與高位先出情況不同，在數據邊界定位時，數據的連續性被破壞。

圖3 低位先出示意圖

3 HDMI數據同步模塊設計

數據同步需要特定的可識別序列，在HDMI的編碼數據中，視頻周期的數據不具備這一特點，數據島周期的編碼數據雖然有一定的特征，但是一共有16種情況，數量較多，如表3所示。控制周期的編碼數據在前面已經提到過，其編碼方式簡單，序列特征明顯，并且只有4種編碼，因此用于各通道的數據同步。

表3 數據島周期編碼

3.1 數據連續性處理

HDMI的編碼數據在串行輸出的過程中最低位將被最先傳輸，最高位將被最后輸出。由上面對并串轉換中低位先出情況的分析可知，HDMI接收端接收到的并行數據已經失去了原有數據的連續性，如圖3所示。但是要進行數據同步必須保持數據整體的連續性。數據的連續性是由于低位先出而被破壞的，此時如果對圖3中的數據進行低位先出的串行變化，那么數據還是連續的。為了保證數據整體的連續性，要對輸入的并行10 bit數據進行翻轉，即原本的A7～0，B7～A8變為0～A7，A8～B7，如圖4所示，這樣就保持了數據的連續性。

圖4 數據處理示意圖

3.2 檢測序列長度分析

HDMI接收端的輸入數據為并行的10 bit數據，經過翻轉的處理之后保持了數據整體的連續性。數據這樣處理之后，控制周期原有的編碼方式將不再適用。為了能使數據同步，控制周期的編碼方式也要有所變化，只需將原控制周期編碼之后的數據進行翻轉即可，新的編碼方式如表4所示，可以與表2進行對比。

表4 控制周期新編碼方式

由于在數據串行傳輸的過程中真正的數據前有不確定數量的“0”，因此經過倒置的10 bit數據的每一位都有可能是控制周期新編碼序列的首位。最理想的情況下，當前10 bit數據的首位即為新編碼序列的首位，那么這10 bit數據就為新的編碼序列；另一種情況下，當前10 bit數據的末尾是新編碼序列的首位，那就需要接下來的9 bit數據；最壞的情況下，當前10 bit數據不含新編碼序列的首位，那么就需要接下來的10 bit數據。由以上可知，想要準確地鑒別出控制周期序列需要20 bit的數據，因此檢測序列的最短長度為20 bit。

3.3 數據同步與通路對齊

數據同步只需要找到特定的同步字符，在上面已經確定基本的方案。HDMI發送端和HDMI接收端之間有3條TMDS通路，但是由于不可能保證PCB的布線長度完全一致，噪聲等對3條通路的影響完全相同，因此3條數據通路會有不同程度上的相對延時。通路對齊就是為了在HDMI接收端的內部消除3條數據通路的相對延時，對齊之后的數據用于HDMI數據解碼。將數據的同步與通路數據對齊在同一模塊中完成，電路的結構如圖5所示。

圖5 數據同步模塊電路結構

控制周期新編碼方式如表4所示，編碼之后的數據有這樣的特點：第9位和第8位是相同的；從第8位到第1位每相鄰的任意兩位都不同。根據這個特點可以更為簡便地判斷特征序列，不用再去與表4中的序列直接比較，只需按照上述序列特點進行相鄰數位的比較，就可以識別出來特征序列。特征序列識別出來之后，就要進行不同通路的數據對齊。

由上述可知，每條通路的同步序列中的特征序列的位置不同，即特征序列的首位可能出現的位置是不確定的，這是3條通路相對延時的表現，如圖6所示。為了能夠在20 bit的同步序列中定位特征序列，同步序列的每一組連續的10 bit序列都要進行相鄰數位的比較。為了實現上面的描述，采用for循環結構，有限次數的for循環是可以綜合的。用“n”來指示同步序列的每組連續10 bit序列的首位，其余位依次為n+1，n+2，n+3，…，n+8，n+9，n值的不同決定了特征序列的位置。在圖6中，由上到下分別為3條通路的同步序列。每條通路的10 bit特征序列在同步序列中的位置是不同的，在圖6中依次為2 bit，7 bit和3 bit，因此每條通路的n值分別為2，7，3。當n值確定之后，要對n值進行鎖定，然后20 bit的同步序列根據n值向右移位，得到移位數據，如圖7所示，將移位之后數據的高10位輸出。這樣既完成了對數據的同步，同時也完成了對不同通路的數據對齊，消除了后續模塊中不同通路的相對延時。

圖6 同步序列示意圖

圖7 對齊之后的序列

4 電路仿真及結果分析

為了對數據同步模塊進行驗證，采用了如圖8所示的仿真平臺，仿真工具采用Cadence NC-Verilog。仿真平臺由HDMI_Tx，HDMI_Rx，Serializer，Recovery，prbs_gen和prbs_checker組成。HDMI_Tx，HDMI_Rx為測試平臺的核心部分，數據同步模塊包含在HDMI_Rx中，為主要的驗證對象。Prbs_gen和prbs_checker用來驗證主體數據的正確性。Serializer和Recovery模塊用來實現數據的并串轉換和串并轉換。由于仿真平臺為數字系統，為了模擬真實情況，在這兩個模塊之間的每條通路都做了不同的延時處理，在圖8中沒有體現。

圖8 仿真平臺示意圖

3條通路的視頻數據都是由prbs_gen產生，完全相同。這樣便對不同通路的數據進行分析驗證。數據經過并串、串并轉換之后，在經過數據同步模塊，3條通路應得到完全相同的10 bit視頻數據。圖9為數據同步模塊相關數據的仿真結果，圖中的shift值為同步序列移位的n值。由圖可知，不同通路的移位是不同的，分別為8位、3位和6位；data_out是移位之后的10 bit輸出。仿真結果顯示，數據同步模塊的3條通路輸出的視頻數據是完全相同的，這與用同一個prbs_gen產生數據相吻合。因此說明該模塊實現了預期的功能。

圖9 數據同步模塊的仿真波形(截圖)

完整的數據流驗證是由prbs_checker完成的。Prbs_gen產生12 bit的視頻數據，在HDMI_Tx中經過色深編碼、數據編碼；在HDMI_Rx中經過數據解碼、深色解碼，輸出12 bit的數據。3條數據通路的視頻數據是完全相同的，因此只對一條通路進行檢測。prbs_checker的檢測結果如圖10所示，圖中same信號用來指示數據是否匹配，same信號呈現周期性的變化。視頻數據是由prbs_gen產生的，因此在視頻周期same的值為高電平，表示數據正確。在非視頻周期，傳輸相對固定的數據，不是prbs序列，因此same信號為低電平。same信號的周期性變化是合理的，驗證了數據通路的正確性，說明數據同步模塊完全適用于HDMI系統。

圖10 prbs_checker的仿真波形(截圖)

5 結論

依據HDMI協議不同周期的編碼特點以及數據傳輸連續性的特點，采用可綜合的Verilog語言完成了數據同步模塊的設計。采用NC-Verilog仿真工具，在同步模塊和HDMI系統兩個層次上進行驗證。驗證結果表明，設計的數據同步模塊實現了預期功能，同時也適用于HDMI系統，能有效地提高HDMI接收端數據處理的能力。

[1]郭名坤．基于FPGA光纖與1_4標準HDMI接口轉換方法[D]．沈陽：沈陽工業大學，2014．

[2]馮傳崗．HDMI_4K時代的高性價比視音頻信號接口[J]．數碼影像時代，2014(3)：100-107.

[3]High-definition multimedia interface specification version 1.4b[S].2011．

[4]劉文杰．HDMI接口編解碼傳輸模塊ASIC設計[J]．微電子學，2014(12)：763-766．

[5]陳文娟．HDMI標準在高清視頻編碼SoC設計中的應用[J]．電視技術，2008，32(8)：74-75．

李 新(1974— )，博士后，副教授，主要從事微電子技術研究；

梁春明(1991— )，碩士生，主研集成電路設計。

責任編輯：閆雯雯

Design of data synchronization module in HDMI receiver

LI Xin， LIANG Chunming

(ShenyangUniversityofTechnology，Shenyang110870，China)

Based on the analysis of HDMI protocol and the continuity of the data flow in the data parallel/serial，serial/parallel conversion，a solution is proposed to find the data boundary location and align different data paths at the same time for HDMI receiver. Designed with synthesized Verilog and verified the functionality by NC-Verilog and integrated to HDMI system. The data synchronization module achieves data location and data alignment，which can effectively improve data processing capabilities for HDMI receiver.

HDMI；continuity of data；data synchronization

李新，梁春明. HDMI接收端的數據同步模塊設計[J].電視技術，2016，40(11)：30-34. LI X， LIANG C M. Design of data synchronization module in HDMI receiver[J]. Video engineering，2016，40(11)：30-34.

TN919.3

A

10.16280/j.videoe.2016.11.006

2016-04-20