基于單片VLSI的邊界掃描主控器的設計與實現

周同旭

摘要：針對邊界掃描主控器常規實現方案執行速度慢， 與通用處理器配合的專用邊界掃描接口芯片仍然是依靠處理器運行邊界掃描軟件，測試速度不高，設計靈活性受到了接口芯片的限制的問題，提出了一種基于VHDL語言描述、FPGA實現的邊界掃描主控器的硬件實現方法，設計了邊界掃描主控器的基本結構，完成了主控器的VHDL模塊化設計，并通過QuartusII開發平臺，對各模塊進行時序與功能仿真，實現了邊界掃描主控器的單片集成。結果表明：用FPGA實現邊界掃描主控器，時序驗證方便，測試碼加載速度快，修改靈活、系統集成度高，是實現邊界掃描技術的一種新的有效思路。

關鍵詞：邊界掃描；VHDL；FPGA； 可測性設計

中圖分類號：TN407文獻標志碼：A文章編號：1672-1098（2016）01-0040-06

Abstract：In the conventional implementation of the boundary scan master controller， the program implementation is slow， and the specialized interface chip matching with the general processor is still used by the processor to run boundary scan software， thus the test speed is not high and its design flexibility is limited by the interface chip. Based on VHDL language description， the hardware implementation method of boundary scan master controller realized by FPGA was proposed. The basic structure of the boundary scan master controller was designed， VHDL modular design of the main controller was completed， the timing and function of each module were simulated by using the Quartus II development platform， and a single chip integration of the boundary scan master controller is realized. The results showed that for the boundary scan master controller realized by using FPGA time sequence verification is convenient， loading speed in code testing is fast， modification is flexible and the system integration is high. It is a new effective way to realize the boundary scan technology.

Key words：boundary scan， VHDL， FPGA， design for testability

隨著集成電路（IC）的發展，印制電路板（PCB）越來越復雜，多層板（MCM）設計越來越普遍，芯片管腳數目和密度不斷提高，使得基于物理探針的傳統測試技術難以為繼。新興的邊界掃描技術由于在設計之前就考慮到測試的需求，不但方便芯片故障定位，測試檢驗效率高，控制邏輯簡單方便，而且易于實現，有效地解決芯片測試技術的瓶頸[1]，受到了全球測試工業界的廣泛認同和支持。目前，許多主流公司的IC芯片均支持邊界掃描機制。

邊界掃描主控器是實施邊界掃描測試技術核心部件，其功能是產生支持邊界掃描技術的標準測試信號。主控器的常規實現方案是采用軟件編程，這種方式移植性好，但執行速度慢，在高速測試場合下不適用；隨著微機接口技術的發展，一些與通用處理器配合的專用邊界掃描接口芯片應運而生（SCANPSC100F、SN74ACT8990等），這種方式仍然是依靠處理器運行邊界掃描軟件，測試速度不高，設計靈活性受到了接口芯片的限制[2]。近年來，大規模集成電路（VLSI）的強勢發展使得邊界掃描標準的超高速硬件描述語言（VHDL）和現場可編程門陣列（FPGA）實現得到廣泛開展，開發具有全硬件實現技術的邊界掃描主控器成為可能。本文依據邊界掃描測試標準總線，利用VHDL語言在EP1S10F780C6ES芯片上建立邊界掃描主控器，并在QuartusII開發平臺上通過仿真驗證各模塊時序與功能，以實現邊界掃描主控器的單片集成。

1支持邊界掃描標準的芯片結構

邊界掃描標準定義了一個4-wire串行總線（另有一條可選的測試線），并且通過這四條測試總線訪問邊界掃描單元，達到測試芯片內核與外圍電路的目的[3-4]。

支持邊界掃描標準的芯片結構[5]，由測試存取通道（TAP）、邊界掃描寄存器（BSR）、TAP控制器、指令寄存器（IR）和輔助寄存器組成（見圖1）。TAP由四條測試總線組成：測試時鐘輸入線（TCK），測試方式選擇輸入線（TMS），測試數據輸入線（TDI），測試數據輸出線（TDO），邊界掃描標準定義的所有操作都是由這四條測試總線來控制。IR、BSR和輔助寄存器的工作由TAP控制器的信號來控制。TAP控制器是一個時序電路，通過TAP接受它的控制信號。標準的TAP至少需要四個IC管腳，同時提供可選擇的第五個管腳TRST（測試復位），能使測試邏輯異步復位，復位操作通常也是由TAP控制器完成的[6]29。

1） TCK。TCK信號允許測試指令和數據進入邊界掃描單元或者從邊界掃描單元輸出。從TDI輸入管腳移進的數據必須在TCK時鐘脈沖的上升沿進行，向TDO移出數據必須在TCK時鐘脈沖的下降沿進行；從系統輸入管腳加載數據則在TCK時鐘脈沖的上升沿進行。

2） TMS。在TMS輸入端接收到的邏輯信號（0或者1）由TAP控制器解碼，并用以控制測試操作。在TCK上升沿時，對TMS信號采樣，被采樣到的信號在TAP控制器中被譯碼，從而產生芯片內部需要的控制信號。當TAP未被驅動時，必須保持高電平。這可通過在TMS輸入管腳接一上拉電阻來實現。

3） TDI。加到TDI上的數據進入到指令寄存器還是邊界掃描單元里，是由TAP控制器的狀態來決定。在TCK的上升沿，移進數據；當TDI沒有被驅動時，必須保持高電平，這可以通過在TDI管腳接一個上拉電阻來實現。

4）TDO。數據從TDO引腳輸出發生在TCK時鐘脈沖的下降沿。當沒有數據輸出時，TDO通常設置為高阻態。

5） TRST。TRST是一個可選擇的信號，在任何情況下，TRST引腳上出現低電平，都可以使TAP的測試邏輯異步強制進入它的復位方式。邊界掃描標準規定，一個TRST信號可用于使TAP控制器邏輯在開機時強制進入復位狀態，而與TCK和TMS信號無關。

2邊界掃描主控器模塊

21基本結構

邊界掃描主控器主要用于產生相應的測試總線，對被測器件進行測試[7]；也可接收被測器件的輸出信號，并與預期的輸出值進行相應的比較。邊界掃描主控器的基本結構如圖2所示。圖2邊界掃描主控器基本結構

從圖2中可見，邊界掃描主控器結構可分為邊界掃描控制器和TAP接口兩大部分。邊界掃描控制器中程序計數器存放當前立即要執行的指令的地址，具有加“1”功能；地址寄存器是提供存儲器的地址；指令寄存器長8位，存放當前立即要執行的8位指令碼。TAP接口中循環計數器長度為32位，具有減“1”功能，當計數器的值減為“0”時，表示數據串行傳送完畢；TMS發生器是根據當前的指令產生相應的測試方式選擇信號；TDO發生器具有串行右移的功能，接收邊界掃描控制器送來的數據（測試指令碼或測試數據碼），并將其串行輸出到目標器件中；TDI接收器具有串行右移的功能，接收從目標器件發來的測試響應值，可由邊界掃描控制器讀取并送入存儲器進行保存，以便和預期響應值進行比較。測試時鐘產生器是一個分頻電路，將系統時鐘CP進行若干分頻，產生測試時鐘TCK。

22邊界掃描控制器實現

一個完整邊界掃描測試系統包括邊界掃描控制器和經過可測性設計的被測電路[6]30。邊界掃描控制器產生邊界掃描測試總線，控制被測電路TAP控制器測試狀態的相互轉換。因此，邊界掃描控制器指令系統主要用于TAP接口的TDO，TDI，TMS及TCK四個信號的產生和有序配合。由于被接收TAP測試總線的被測電路TAP控制器是一個由十六個狀態組成狀態機，所以本文采用狀態機實現邊界掃描控制器，實現被測電路狀態機的狀態轉換。該狀態機有S0～S78個狀態，指令系統中每條指令的指令周期總長度基本上都是8個脈沖長度，其中S0、S1為取指令周期，而S2～S7為指令執行周期（見圖3）。

每條指令的取指令狀態S0、S1都是相同的，即根據程序計數器的值從存儲器中取出指令送指令寄存器IR，同時PC自增；而對于不同指令，其執行周期S2～S7是不同的。在進行每一次邊界掃描測試時，首先對被測系統電路裝載測試指令，然后才能加載測試數據。這些指令和數據都是從 TDO發生器出來，最后在TAP接口TDO引腳加載。所以邊界掃描控制器首先控制TMS發生器生成串行指令，接著控制TDO發生器加載測試指令，同樣的方法加載測試數據，而此時必須控制TDI發生器自動讀取測試響應。以上操作都是在TCK的時鐘中進行，即命令控制單元同步于控制TCK生成單元模塊輸出TCK信號。

23TMS發生器

被測電路TAP控制器在TMS與TCK的作用下進行十六個狀態的轉換，因此TMS發生器主要生成TMS信號來控制TAP控制器完成邊界掃描測試的全部過程。根據邊界掃描結構中TAP控制器的工作過程，用狀態機設計TMS發生器狀態的轉換，從而TAP控制器在TMS的信號下進行邊界掃描測試狀態的轉換。

用VHDL語言描述狀態轉換過程，主程序如下：

24TCK發生器

TCK是測試時鐘，它是被測器件進行測試所必需的時鐘信號。TMS和TDI信號是在TCK上升沿時取樣的，而TDO數據則在TCK下降沿時取樣。用VHDL語言描述2分頻、4分頻、8分頻、16分頻電路，然后根據寄存器的配置選擇分頻系數來作為TCK信號的輸出。在QuartusII開發平臺對模塊RTL級仿真，電路時序仿真如圖4所示。

25TDO發生器

TDO發生器包括：輸出寄存器tdobuffer、4*8的緩沖區tdo-fifo以及一些狀態信號。tdobuffer是一個8位的寄存器，存放的是從邊界掃描控制器發來的要輸出的數據，因為串行輸出比較慢，因此將該數據保存到輸出緩沖區中進行串行輸出，而tdobuffer則變為空，可接受控制器發來的下一個數據，下一個數據也可保存到緩沖區的下一個單元中，依此類推，直至輸出緩沖區tdo-fifo已滿，則tdobuffer需要等待。一旦tdo-fifo出現空閑的單元時，tdobuffer便可將數據再次送進tdo-fifo中等待串行移位。

用VHDL語言對上述TDO模塊進行描述，并在QuartusII開發平臺對模塊RTL級仿真，電路時序仿真如圖5所示。圖5TDO發生器時序仿真圖26TDI發生器

TDI信號是由被測器件的TDO端口發送來的。當TDO信號產生時，可將其通過被測器件的TDI端口送至被測器件內部，同時可從被測器件的TDO端口接收輸出串行數據，送至接口的TDI引腳。該數據是實際從被測器件的TDO端口中輸出的值，要將其進行保存，以便和預期的TDO進行比較。TDI接收器的結構類似于TDO發生器，只是數據傳送方向與其相反。

用VHDL語言對上述TDI模塊進行描述，并在QuartusII開發平臺對模塊RTL級仿真，電路時序仿真如圖6所示。圖6TDI發生器時序仿真圖3邊界掃描主控器FPGA實現

在QuartusII開發平臺上對邊界掃描主控器頂層模塊（見圖7）進行編譯、綜合、優化，通過ALTERA公司Stratix系列的EP1S10F780C6ES器件進行適配和時序仿真，利用固核實現邊界掃描控制器及TAP接口，完成邊界掃描主控器專用芯片的開發[8]。EP1S10F780C6ES器件有780個引腳，采用BGA封裝，工作速度144MHz[9]。

為了驗證邊界掃描主控器功能，設計了將32位數據“EB14165EH”串行傳送至被測器件的IR中，在QuartusII開發平臺上仿真了測試執行過程（見圖8）。

4結束語

本文用FPGA實現邊界掃描主控器，方便可行，主控器各模塊均可使用VHDL語言描述、FPGA實現，無需增加額外的硬件電路，系統集成度高。采用純硬件FPGA并行處理方式實現主控器，加載速度快，提高了邊界掃描的測試效率。由于FPGA具有在系統可重配置性能，使得設計修改靈活、易升級，有助于系統的單片集成。

參考文獻：

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[10]ALTERA CORPORATION.MAX+PLUSII ACCESS Key Guidelines[EB/OL].（2012-6-20）[2014-10-27]http：//www.altera.com.cn/literature/lit-mp2.jsp.

[11]WAYNE WOLF.FPGA-Based system design[M].北京：機械工業出版社，2005：197-206.

（責任編輯：何學華，吳曉紅）第1期盛楠，等：低溫等離子體協同絮凝劑降解垃圾滲濾液中COD安徽理工大學學報（自然科學版）第36卷第36卷第1期安徽理工大學學報（自然科學版）Vol.36No.1

2016年1月Journal of Anhui University of Science and Technology（Natural Science）Jan.2016