一種星載數據通信高速串行收發器IP核設計

燕 威

（1.中國科學院大學 北京100190；2.國家空間科學中心復雜航天系統綜合電子與信息技術重點實驗室，北京100190）

一種星載數據通信高速串行收發器IP核設計

燕 威1，2

（1.中國科學院大學 北京100190；2.國家空間科學中心復雜航天系統綜合電子與信息技術重點實驗室，北京100190）

提出一種可在星載設備上進行高速串行通信的收發器IP核方案。包括整體結構的設計，關鍵技術的原理及實現，IP核的測試及仿真。該IP核可以在FPGA設計中直接調用，實現對上級數據的8B10B編解碼，時鐘數據恢復和字節對齊等功能。仿真測試表明，該IP設計在spartan6 xc4slx-45t型FPGA能夠實現300Mbps的數據吞吐率，非常適用于星載設備間的高速串行通信，提高衛星可靠性，降低發射成本，具有較高應用價值。

高速串行；8B10B；星載；時鐘數據恢復

傳統衛星星載設備使用并行傳輸結構提高數據傳輸速率，隨著星載設備數據處理能力的提高，繼續采用并行傳輸的方式提高速率將引入一些問題。一是在接收端對多路并行數據的同步將變的困難。二是衛星內部數據傳輸線的過多會增加衛星重量，增加衛星發射成本。目前市面上的主流工業級FPGA芯片都集成各自開發的高速串行收發器，能達到很高的數據傳輸速率，但是衛星上使用的宇航級FPGA芯片中，卻少有集成高速串行收發器，在國防軍事衛星上使用國外廠商的黑盒IP核對于整個衛星系統的可靠性控制會產生不可預測的風險。

文中通過對現有的各主流廠商的FPGA集成的高速串行收發器不同方案的分析，提出一種能夠在FPGA設計中方便調用的高速串行收發器IP核，該IP核具有8B10B[1]編解碼，時鐘數據恢復等功能，具有實現資源消耗少，速度快，移植性好，可靠性高等特點。

1 高速串行收發器的基本原理

高速串行收發器原理圖[2]如圖1。

圖1 高速串行收發器原理框圖

在發送端，將外部電路發送過來的并行數據在編碼器進行8B10B編碼，將編碼后的并行數據通過串并轉換器轉變為串行數據，由LVDS器件高速發送出去。在接收端，由LVDS器件將傳輸線上的差分信號恢復為串行信號并送入時鐘數據恢復單元（CDR），由CDR從接受到的串行數據流中恢復出同步時鐘和傳輸的碼元，經過串并轉換單元將恢復出的串行數據流轉變為并行數據，再將并行數據經過8B10B解碼器的解碼后傳輸給后續的電路，完成數據的高速串行收發。

2 主要部分功能模塊的設計

2.1 8B10B編解碼器

8B10B編解碼技術是主流傳輸標準中采用的編解碼技術之一，廣泛應用于各種高速串行通信標準如PCI-Express、串行ATA、1394b等。8B10B編碼采用冗余方式，將 8位的數據和一些特殊字符按照特定的規則編碼成 10位的數據，具有如下特點：通過編碼保證“1”和“0”的個數基本一致，從而確保傳輸的直流成分接近零，直流偏移減至最小。8B/10B編解碼技術設定傳輸數據流擁有連續“1”或連續“0”不能超過5個，保證豐富的脈沖跳變，減少接收端時鐘漂移或同步丟失引起數據丟失。通過以上各種措施，8B10B編碼方式能夠確保數據在高速傳輸過程中正確傳送和識別。

2.1.1 編碼器原理和設計

8B10B編碼器將8B數據按照特殊的規則編碼成10B數據，而且保證每10B數據中0和1的個數差在“0”，“+2”，“-2”三種情況中，編碼過程中由一個極性偏差控制器，保證碼流中“1”的個數和“0”的個數接近相等，誤差保持在2個以內。為了簡化編碼電路，文獻[2，3]提出的設計中數據編碼，采用將8B數據分為3B和5B，再對3B數據和5B數據分別進行編碼，同樣在3B和5B編碼后的4B和6B數據中也有中0和1的個數差在“0”，“+2”，“-2”3種情況。對于控制碼的編碼則直接采用8B10B編碼。

為了使編碼更為簡單，充分利用FPGA結構特點，提出設計采用查找表的方式實現編碼。例如5B6B編碼器的設計就是將所有5B對應的編碼和不平衡度（rd）在 RAM中存儲，只需要根據 5B和 rd輸入信息，找到對應的編碼和rd即可。

圖2 8B10B編碼器原理框圖

2.1.2 解碼器原理和實現

8B10B解碼器是將接收到的10B的數據解碼為8B數據的過程。解碼的過程是編碼的逆過程，輸入的10B數據拆分成6B和4B，分別輸入到6B5B，4B3B解碼器，解碼后輸出8B數據和rd值，rd值用來校驗數據的解碼是否正確，與編碼器一樣采用查找表的方式實現。解碼器原理框圖如圖3。

圖3 8B10B解碼器原理框圖

2.2 時鐘數據恢復模塊

基于過采樣的時鐘數據恢復[4-6]原理。

時鐘數據恢復模塊的主要功能是從接收到的碼流中恢復出同步采樣時鐘和數據。主流的時鐘恢復模塊主要有PLL和過采樣兩種方式，PLL時鐘恢復適合于更高速時鐘的恢復，過采樣適合于相對速率較低的場合。文中采用過采樣的方式進行數據時鐘恢復。過采樣的原理圖如圖4。

圖4 過采樣原理

由于發送方的發送數據時鐘和接收方同步采樣的數據時鐘頻率相同，主要的誤差來源于相位不同，所以可以采用過采樣的方式直接恢復出數據。具體的做法是在接收端采用一個頻率和發送頻率相同的時鐘CLK和一個與CLK相差90度的時鐘CLK_90。分別采用CLK的上沿，CLK_90的上沿，CLK的下沿，CLK_90的下沿對收到的數據流進行采樣。采樣結果會有如下4種情況：

Case1:A=0，B=0，C=0，D=0；A=1，B=1，C=1，D=1

Case2:A=1，B=0，C=0，D=0；A=0，B=1，C=1，D=1

Case3:A=1，B=1，C=0，D=0；A=0，B=0，C=1，D=1

Case4:A=1，B=1，C=1，D=0；A=0，B=0，C=0，D=1

如果結果為case1，那么輸出C的采樣結果。如果結果為case2，那么輸出D的采樣結果。如果結果為case3，那么輸出A的采樣結果。如果結果為case4，那么輸出B的采樣結果。

時鐘數據恢復設計采用Xilinx推薦方案[3-4]。通過采用4個觸發器，分別用CLK和CLK_90的上下跳變沿對輸入的數據進行采樣，然后比較前后兩個跳變沿采樣輸出的值是否變化。通過捕捉這種變化來判斷應該輸出那個采樣時鐘的采樣數據。如圖5所示。

通過檢測A1、A2；B1、B2；C1、C2；D1、D2之間的是否發生跳變，可知A，B，C，D的值從而可以保證獲得最為可靠的采樣數據。

2.3 comma檢測模塊

2.3.1 comma檢測的原理

Comma字符檢測是用來使接收到的信息達到字節同步，以便傳遞給后續的8B10B解碼模塊進行解碼。所以comma字符必須具有兩個特點。一是comma字符必須是唯一的，也就是不能出現在信息數據中，也不能出現在其他的控制數據中。二是可以使接收到的字節邊界獲得統一的對齊。符合這兩個條件的有0011111和1111100兩種組合。通過比較，在8B10B編碼表中的控制碼有K.28.1，K.28.5和K.28.7的編碼組合包含有上述組合。本設計中選擇K.28.1作為comma字符。

圖5 過采樣實現方式

圖6 comma檢測原理

Comma檢測器是將0011111組合以窗口的形式滑動的與送入的10B數據和上一時刻輸入的10B數據組成的數據串進行比較，查看數據串中是否包含有0011111組合，如果有，則輸出其相對偏移的值送入移位寄存器進行移位，然后輸出對齊的數據，若沒有，則下一時刻重復上述過程，直到找到comma信息為止。

2.3.2 comma檢測模塊的實現

Comma檢測模塊設計采用文獻[2]方案。Comma檢測器將輸入的10B數據和上一時刻寄存的10B數據數據同時輸入到detector中進行檢測，檢測其中是否含有0011111的數據組合，如果偵測到這樣的組合，就將這個組合偏移起始位置的值offset_value送到移位寄存器shifter中進行移位處理，輸出對齊后的數據。同時detector也輸出一個同步標志信號comma_flag作為檢測到comma信息的指示。

Comma檢測器設計結構如圖7所示：

圖7comma檢測實現

3 高速串行收發器的實現與測試

本IP核設計采用verilog語言實現。在ISE14版本的開發環境下，使用spartan6芯片中的xc4slx-45t完成功能仿真，綜合，布局布線，后仿真。仿真工具使用ModelSim 6.5。

使用仿真工具ModelSim 6.5對提出的高速串行IP核設計進行后仿真，仿真波形如圖：

圖8 串行收發器IP核功能仿真

仿真中Fpga設置的工作頻率為30 Mhz。高速串行收發器編解碼的數據吞吐速率為300 Mbps，從圖10和圖11中可以看出發送的數據與接受到的數據一致，說明整個高速串行收發器的功能正確，且在數據中出現0011111組合時，完成了字節對齊，然后對輸出的串行數據進行譯碼并輸出，同時輸出字節對齊指示comma_flag信號。

4結 論

提出的高速串行收發器IP核設計可以實現與目前主流FPGA公司提供的相關設計一致的功能，包括8B10B編解碼和時鐘恢復功能，且能達到較高的傳輸速率，可以基本滿足星載高速傳輸需求。具有一定的實現價值。

[1]WIDMER A X，FRANASZEK P A.A DC-balanced，partitionedblock，8b10b transmission code[J].IBM Journal of Research and Development，1982，27（5）:440-451.

[2]李永乾．基于8b/10b編碼技術的SerDes接口電路設計[D]．成都：電子科技大學，2010．

[3]李宥謀．8B/10B編碼器的設計及實現[J]．電訊技術，2005（6）：26-32．

[4]XILINX.xapp224:data recovery，application note:virtex，Virtex-II，Spartan-IIE，and Spartan-3 series[EB/OL][2013-12-21].http://www.xilinx.com/.

[5]郭淦．高速串行通信中的時鐘恢復技術[D]．上海：復旦大學，2005．

[6]尹晶，曾烈光．一種快速同步的時鐘數據恢復電路的設計實現[J]．光通信技術，2007（1）：52-54．

A design of IP core of high-speed serial transceiver in satellite data communication system

YAN Wei
（1.University of Chinese Academy of Science，Beijing 100190，China；2.National Space Science Center，Key Laboratory of Integrated Avionics and Information Technology for Complex Aerospace Systems，Beijing 100190 China）

Introducing a design of high-speed serial transceiver IP core used in satellite data communication system.Including the design of framework architecture，operating theory and implementing of key technology，testing and simulating of IP core.This IP core can be called in some FPGA designs，implemented function such as 8B10B encoding and decoding，recovering of clock and data aligning of byte etc.Simulation show that the design's data throughput can archive about 300Mbps.It's very adapt to be applied to satellite communication system.This will improve the satellite reliability and decrease project cost.

high-speed SerDes；8B10B；satellite；CDR

TN911.22

A

1674－6236（2016）18-0037-03

2015-08-31 稿件編號：201508180

燕 威（1989—），男，湖北荊門人，碩士研究生。研究方向：信道編解碼技術。