CMOS IC失效機理與老煉頻率的關系探討

李興鴻，趙俊萍

（北京微電子技術研究所，北京，100076）

CMOS IC失效機理與老煉頻率的關系探討

李興鴻，趙俊萍

（北京微電子技術研究所，北京，100076）

從老煉試驗的原理、CMOS IC的失效機理和功耗等幾個方面對CMOS IC的失效機理與老煉頻率的關系進行了探討。通過分析發現，動態老煉的效果與頻率的高低的關系不大。希望此結果對老煉方案的編制和老煉試驗的實施起到一定的參考作用。

集成電路；老煉；失效機理；頻率

0　引言

由于集成電路芯片制造工藝的不斷進步，測試覆蓋率的提升，芯片的成品率和可靠性已有了較大的提高。老煉是工程上常用來剔除早期失效產品，提高系統可靠性的方法，其具體的做法是在較長的時間內對元器件連續施加一定的電應力，通過電-熱應力的綜合作用來加速元器件內部各種物理、化學反應過程，促使元器件內部各種潛在的缺陷及早地被暴露出來，從而達到剔除早期失效產品的目的。但是，多年的老煉試驗結果表明，老煉試驗并沒有取得預期的效果，因此人們對老煉試驗的作用產生了質疑。即便如此，人們仍然在按照MILSTD-883中給出的方法進行老煉試驗，并希望目前的老煉工作能夠更有意義，對電壓、溫度等因素對老煉試驗的效果的影響進行研究之后，又開始對頻率對老煉試驗的有效性的影響進行了研究。基于此，本文對CMOS IC的失效機理與老煉頻率的關系進行了探討，以期為改善CMOS IC老煉試驗的效果有一定的指導作用。

以下將從老煉試驗、CMOS器件的失效機理、頻率和功率等多個方面進行闡述。

1　老煉試驗

老煉試驗是環境試驗的重要項目，其目的在于發現、剔除早期失效的產品，為設備的可靠運行奠定基礎［1］，但是老煉試驗的實施過程仍存在很多模糊之處，因而有時往往沒法達到預期的效果。

在老煉試驗的方法中，已對電壓、環境溫度（或結溫）進行了很好的規定，甚至對電流密度都進行了規定，但對頻率卻沒有做出明確的要求，從而給器件詳細規范的制訂留下了自由裁量權。

目前頻率較高的老煉箱的頻率能夠達到20～30 MHz，一般的老煉箱的頻率在1 MHz以內；而常規集成電路的工作頻率比這些頻率要高得多。由于老煉設備一次要老煉 （驅動）多只器件，也就是說，老煉設備每個通道的負載阻容和分布阻容都較大，從而導致了時間常數較大，因此，無論怎樣提高老煉設備的頻率都不可能達到器件的使用頻率。如果將老煉試驗的目的理解為模擬器件的使用環境，從而使器件先經歷一個使用過程，則老煉始終無法達到此目的，特別是在頻率方面。此事只能用少量的器件用專用環境進行試驗 （應用驗證），但不可能用于篩選。

CMOS IC老煉時，理想的情況是對CMOS IC中的每個基本元器件 （例如:N/PMOS管、PN結、電阻、電容和金屬布線等）都能施加電應力 （電壓及電流）。實際上，只有MOS管開啟老煉時，才有可能加最大的額定工作條件于管子上。此工作由老煉向量的覆蓋率決定。CMOS電路原理決定了N/ PMOS對管不能同時開通。只有當NMOS管輸入為高電平及PMOS管輸入為低電平時，柵氧才可能承受較高的電壓，溝道及其他相應的結構 （電阻、電容和金屬布線等）上才可能流過較大的充放電電流及形成電壓而被考驗。反過來當PMOS管輸入為高電平時對PMOS的考驗會較弱，當NMOS管輸入為低電平時對NMOS的考驗也會較弱。

總之，老煉時如果希望器件的每個節點都能加電應力，就必須有高低輸入脈沖，這樣才能使相關的節點翻轉。

器件的物理失效機理包括分子、原子和離子的運動，電荷、陷阱的產生、移動或復合，以及基本粒子的運動與平衡幾種。運動與平衡都需要時間。由于節點翻轉前后的應力水平不同，如果一直有電應力施加，則有變化的傾向或發生變化；如無電應力施加，則無變化的傾向或不發生變化，或出現如熱導致的再分布使局部或全部恢復。

靜態老煉能最長時間地持續將電壓應力加于部分NMOS或PMOS的柵和源漏 （包括阱）之間，約半數N/PMOS管得到了考驗，按統計規律，我們認為靜態老煉可考驗工藝。所以在單位時間內，撇開具體的失效機理，則很難說靜態老煉好還是動態老煉好，模糊處理則動靜結合最好。我們的觀點是，既然老煉剔除有限或未剔除，按標準試驗表征能達到此等級就行。從以上分析可以粗略地看出，老煉效果與頻率有關系，但并未得出需要高頻老煉的結論。

2　CMOS IC器件溫度與頻率的關系

CMOS IC的功耗P由靜態功耗Ps、瞬態功耗Pt和輸出對負載電容及內部節點電容的充放電消耗的功耗Pc構成［2］，即:

式 （2）-（3）中:f——主頻；

n——門數；

F——平均每個門的扇出；

C0——每個門的平均負載電容；

ITmax——反向器的最大瞬態電流；

tra——平均上升下降時間；

α——頻率調節系數。

CMOS IC的功耗與頻率成正比，且充放電功耗Pc最大，瞬態功耗Pt次之，靜態功耗Ps可以忽略不計［3］。

微電子器件的熱性能由結溫TJ、結到參考點熱阻Rth（J-R）、殼溫TC、安裝表面溫度TM和熱響應時間構成，其計算公式為:

式 （4）中:TR——參考點溫度；

PH——施加于器件的功耗，老煉時就是式 （1）中的P。

不管是Arrhenius模型還是Eyring模型，器件結溫TJ都是不可缺少的最重要的參數。

而從式 （4）可以看出，器件結溫TJ可通過調節環境溫度或參考點溫度TR來確定，也可通過調節功率P或器件頻率f來確定，或同時調節功率和環境溫度來獲取，視具體的情況而定。

很明顯，如果僅需要調節器件結溫，那么最簡單的方法莫過于調節參考點溫度TR（老化箱溫度），并不一定需要調節 （提升）器件的頻率。

其次，當頻率提升時，如果脈沖波形的上升下降沿形狀不變，則除非功率P與頻率f成正比外，否則與低頻相比，高頻時節點的最大電流密度、電場強度都不會有任何變化，也就是說老化電應力強度不會提升。從第2章的分析中還可看出，脈寬變窄甚至會影響失效機理的有效激發或恢復。

但是，如果頻率能夠進行分時段的周期性變化，比如:從幾千赫茲突然變到幾兆赫茲或幾十兆赫茲的周期性變化，則器件結溫TJ也會發生周期性變化，應能綜合地考驗熱失配應力的失效情況。如果總功率較小 （通常如此），則溫差有限，考驗效果有限。如果頻率穩定，則很快就會達到熱平衡穩態，熱失配消失，與頻率無關。

從以上分析可以看出，頻率的高低其實并不重要，重要的是使芯片節點或每個管子、導線等基本元器件都能加上電應力。

3　CMOS IC常見失效機理與頻率的關系

半導體器件的常見失效機理與影響因素即模型參數［4］如表1所示。可見，除電可編程器件的編程擦寫與頻率 （次數）有直接關系外，其余器件（包括SRAM）的失效均與頻率無直接關系。而這些擦寫與頻率 （次數）有直接關系的模型僅適用于非易失存儲器［5］。與熱電相關的失效機理模型都是直流 （DC）參數模型。交流或脈沖工作永遠達不到直流的應力強度，頂多是最大值能達到直流的應力強度。故在單位時間內，交流 （AC）工作會減弱相關的效應；也就是說，提高頻率并不會提升老煉的有效性，反而會降低其有效性。另一方面，低頻和稍微高的但與實際工作相差甚遠的頻率并不會產生新的物理效應，無本質的差異。

表1　常見失效機理與模型參數

以電遷移為例，到失效時的時間TTF模型如下所示［4］:

式 （5）中:A0——比例常數；

J——施加的電流密度；

Jcrit——臨界電流密度，在此電流密度下不會發生電遷移；

n——電流密度指數；

Eaa——表觀激活能；

k——波爾茲曼常數；

T——開爾文溫度。

Jcrit就是GJB 597第3.5.5節中的最大允許電流密度。從電路可靠性設計來說，實際電路中的最大電流密度J（直流或交流峰值）要遠小于此值，在設計規則檢查時早已排除，也就是對正常電路根本不會發生電遷移，當然與時間及頻率無關了。

如果自動測試設備 （ATE:Automatic Test E-quipment）測試的三溫交直流參數測試合格且離散性小，則說明芯片內部的節點鏈路比較健康，實際結果與仿真結果相符，沒有臨界電流密度以上的能篩選出來的缺陷。由CMOS器件的工作原理可知，最大電流密度與頻率無關。所以高頻充放電電流密度量值有限，沖擊不會激發出電遷移。從器件溫度特性還可知，到一定的溫度后，各種電流趨于穩定，頻率高也不會再增加電流了。這些都說明不需要高頻老煉。

如果一個電路的測試結果不能最大限度地反映電路的真實水平，則無判別的標桿，討論此問題的實際意義就不大。

4　結束語

對于集成電路，由于制造工藝和設計手段的進步，過程控制已很精準，仿真效果與實際效果的差距已不大；并且，面向故障的測試向量集已較為完備，經三溫高覆蓋率高精度電壓拉偏測試，以及環境試驗后，至老煉前，已基本淘汰了勉強合格的器件。

除操作失誤外 （例如:芯片設計錯誤、PC板設計錯誤、機械損傷、靜電損傷、過電應力損傷和沾污），幾乎未見真正的熱電老煉淘汰剔出，老煉試驗實際成為了質量保證條件中不得不進行的例行程序。

老煉試驗的基礎是Arrhenius和Eyring模型，即通過對器件施加溫度和電應力來激發早期失效。在一定的條件下，雖然溫度可通過增加頻率達到，但對很多功率不大的集成電路來說，結溫的升高主要還是由環境溫度來支持的；并且，同樣的結溫，用什么方法得到并沒有本質的區別 （最大電流密度一致）。

首先，常見的與電應力相關的失效機理模型都是直流模型，且計算或試驗中采用的模型參數條件都較苛刻，實際電路在進行可靠性設計時早已降額，根本不會發生這些在前工藝制造及編制設計規則時已經規避掉的機理；其次，芯片的工作方式一般是交流方式，電應力平均強度又大為減輕，按失效機理模型，其壽命會呈指數或冪指數的方式延長，使之遠離失效的可能；第三，與直流情況相比，交流 （或脈沖）工作，有電應力減小的間歇區，從粒子的擴散及漂移理論來說，粒子有空間再分布的趨勢，即自愈效應或恢復效應；第四，由于頻率高，機理效應的作用時段短，還來不及產生明顯的變化就到了間歇時段，所以，在單位時間內，交流 （AC）會減弱與電應力相關的失效機理的發生；最后，不管老煉設備的頻率多高，與器件的使用頻率相比都是低頻，在低頻段的頻率變化也無法替代使用頻率帶來的效應，故高頻老煉并無意義。

綜上所述，我們的結論是，對于動態老煉試驗，如果期望提高老煉試驗的有效性，則應盡量地優化動態老煉的向量，提高電路內部節點的翻轉覆蓋率，而提升老煉頻率不但不會提升器件老煉的有效性，反而會在單位時間內減少老煉的有效性，原則上會翻轉就行，不用特意去改變通行很久的常規老煉方法。如果還有一些與頻率相關的事項需要落實，則應在應用驗證或EMC試驗中進行，而不是在老煉試驗中進行。

［1］李興鴻，趙俊萍，趙春榮.集成電路三溫測試數據在失效分析中的應用 ［J］.電子產品可靠性與環境試驗，2013，31（5）:1-5.

［2］PRADEEP Lall，MICHAEL G Pecht，EDWARD B Hakim.溫度對微電子可靠性的影響 ［M］.賈穎，張德駿，劉汝軍，譯.北京:國防工業出版社，2008.

［3］信息產業部電子第四研究所.微電子器件試驗方法和程序:GJB 548B-2005［S］.北京:總裝備部軍標出版發行部，2007.

［4］高保嘉.MOS VLSI分析與設計 ［M］.北京:電子工業出版社，2002.

［5］Failure mechanisms and models for semiconductor devices: JED 122G［S］.

［6］趙霞，吳金，姚建楠.基于失效機理的半導體器件壽命模型研究 ［J］.電子產品可靠性與環境試驗，2007，25（6）:18-21.

［7］李興鴻，趙俊萍，趙春榮，等.中間電平對CMOS數字電路的影響 ［J］.電子產品可靠性與環境試驗，2013，31（6）:13-16.

Discussion on the Relationship between the Failure Mechanism of CMOS IC and Burn-in Frequency

LI Xing-hong，ZHAO Jun-ping
（Beijing Micro-electronics Technology Research Institute，Beijing 100076，China）

The relationship between the failure mechanism of CMOS IC and burn-in frequency is discussed from the aspects of the principle of burn-in test，the failure mechanism of CMOS IC and the power consumption.Through the analysis，it is found that the effect of dynamic burn-in test has little relationship with the level of frequency.And it is hoped that this result can be used as a reference for the compilation of burn-in test program and the implementation of burn-in test.

IC；burn-in；failure mechanism；frequency

TN 432.06

A

1672-5468（2016）05-0006-04

10.3969/j.issn.1672-5468.2016.05.002

2016-04-12

李興鴻 （1963-），男，云南富源人，北京微電子技術研究所航天大規模和超大規模集成電路檢測和失效分析中心副主任，封裝測試中心總工程師，研究員，從事集成電路失效分析工作。