功率MOS單粒子加固設計

劉文輝

西安衛光科技有限公司 陜西西安 710065

功率MOS單粒子加固設計

劉文輝

西安衛光科技有限公司 陜西西安 710065

高能粒子進入功率MOS器件后，會引起SEE（Single Event Effect）。本文對功率MOS器件的SEE效應的機理進行了分析，研究了SEE失效敏感性與器件結構的關系；最后采用LET=99MeV/（mg/cm2）的Bi+進行了試驗，試驗結果表明這種加固技術可以有效提高器件的抗單粒子能力。

功率MOS器件；單粒子

一、引言

航天器使用的功率MOS器件與地面使用的功率MOS器件比較起來，需要承受空間的輻射環境的影響。空間輻射環境中存在的高能射線粒子，其中高能質子和重粒子易發生單粒子效應，導致器件失效，對功率器件的損傷最大。對于功率MOS器件單粒子效應（SingleEventEffect，簡稱SEE）是指高能質子或重粒子射入器件，沿入射徑跡產生大量電荷所引發的效應；最主要的兩種單粒子效應（SEE）主要分為單粒子燒毀（SingleEventBurnout，簡稱SEB）、單粒子柵穿（SingleEventGateRupture，簡稱SEGR）。

（一）單粒子燒毀（SingleEventBurnout，簡稱SEB）

單粒子燒毀是場效應管漏極源極局部燒毀，屬于破壞性效應。入射粒子產生的瞬態電流導致敏感的寄生雙極結晶體管導通，雙極結晶體管的再生反饋機制造成收集結電流不斷增大，直至產生二次擊穿，造成漏極源極永久短路，直至電路燒毀，單粒子燒毀主要影響CMOS、powerBJTs、MOSFET等器件。

（二）單粒子柵穿（Singleeventgaterupture，簡稱SEGR）

單粒子柵穿，是指在功率MOSFET器件中，單粒子穿過柵介質層后導致在柵介質中形成導電路徑的破壞性的燒毀。

對于功率M O S器件，主要失效模式為單粒子燒毀（Sing leEvent Bur nout，縮寫SEB）和單粒子柵穿（SingleEventGaterupture，縮寫SEGR），這兩種機制可造成功率轉換器或電源電壓的劇烈波動，導致航天器的電子系統發生災難性事故，嚴重威脅著航天電子系統的生存，單粒子效應是繼等離子體充電效應之后又一威脅航天器安全的主要空間環境效應。

二、基本理論

本課題將基于現有的輻照理論，著重從防止單粒子燒毀和單粒子柵穿兩方面對功率MOS器件進行機理分析。

（一）單粒子燒毀的機理

高能粒子從源區入射到器件內部，沿粒子路徑電離出大量的等離子體，在漏源電場的作用下發生漂移擴散運動。電子向襯底漏極漂移，空穴向源區漂移并且向N+區橫向擴散，的橫向擴散導致在阱區分布電阻上產生壓降，當電阻上的壓降增加到一定值時，使寄生晶體管導通，即漏極和源極短路，短路電流導致器件燒毀。重粒子LET值的不同導致SEB敏感性的不同。LET值越大，單位長度上電離產生的電子空穴對越多，載流子在空間電荷區的碰撞電離越強，寄生晶體管更易開啟，器件的SEB敏感性更高。

（二）單粒子柵穿的機理

MOS器件SEGR效應的本質原因有兩個：一是沿高能粒子入射形成的等離子體絲流對柵絕緣介質造成局部損傷；二是柵漏重疊區Si/SiO2界面空穴積累。

當重粒子從柵介質位置入射時，考慮到柵極加偏置電壓，同時漏極加載負電壓，重粒子在Si材料中產生的電子空穴對將在外加電場的作用下向不同的電極漂移。其中，空穴將迅速向漏極漂移并被收集，而電子將向著柵極漂移，并且逐漸在Si/SiO2界面處累積，造成界面處的電勢增加。與此同時，柵介質層兩側的電勢差將隨之增加，當場強數值高于引發柵介質層發生擊穿效應的臨界場強時，標志著SEGR效應的發生。

增加柵氧化層的厚度可以有效的改善器件的SEGR效應，但是柵氧化層厚度的增加不利于器件的抗總劑量性能。綜合考慮后，采用復合柵介質層（SiO2+Si3N4）結構，可以降低器件的SEGR效應。

三、加固技術

（一）單粒子燒毀（SEB）的主要加固措施如下：

降低寄生三極管的基區電阻可以降低SEB的敏感性。基區電阻上的壓降達到BE結正向導通電壓后寄生晶體管導通；減小溝道長度、提高溝道濃度可以減小基區電阻，使基區電阻上的壓降達不到BE結正偏電壓，從而降低了器件的SEB敏感性；但是受制于器件的擊穿電壓，溝道長度不能過短，同時受制于閾值電壓溝道的濃度亦不能太高，需要折中優化設計。

減小寄生三極管的發射效率可以降低SEB敏感性。當寄生三極管發射極的摻雜濃度降低時，從發射極擴散至基區的電子減少，集電極收集電流減小，器件的SEB敏感性降低。減小源區P+的摻雜濃度，可以減小寄生三極管的發射效率。

漏極偏壓的減小可以降低SEB敏感性。隨著漏極偏壓的減小，反偏的基極集電極的空間電荷區寬度減小（電場強度減小），重粒子入射產生的電子空穴對在空間電荷區的碰撞電離減少，在基區的復合增加，SEB敏感性降低。這要求器件在使用過程中，針對實際的電路電壓，對器件擊穿電壓要降額使用，而且降額系數越大，器件的SEB敏感性越低。

（二）單粒子柵穿（SEGR）的加固設計

當高能粒子從器件的柵區入射到器件中時，粒子入射后沿著軌跡在柵介質層和半導體材料中產生大量的電子空穴對，SEGR的產生與兩個過程有關：外延層響應和柵介質響應，其中外延層響應占主要部分。

外延層響應是指重粒子入射后再外延層中電離產生電子空穴對，在外加電場作用下，電子被漏極收集、空穴向Si/SiO2界面漂移，同時兩者也會沿著粒子徑跡向外擴散。與電子在縱向電場作用下的漂移相比，空穴擴散和漂移的過程緩慢得多，聚集在Si/ SiO2界面的電荷在柵極感應出相反電荷，電荷和感應電荷構成的電場無疑增加了柵氧電場。若柵氧電場的上升能夠達到介質擊穿電壓，則會引發SEGR效應。圖2給出了功率MOS器件SEGR效應發生的位置和沿入射粒子路徑載流子分布。

柵介質響應是指粒子在穿越柵介質層過程中電離產生了高導電率的等離子軌跡，在柵極和襯底之間構成了低阻通道。如果柵極電容中存儲了足夠的能量，那么等離子軌跡會成為電容的放電通道。放電會引起絕緣層過熱，能量足夠大時會引起絕緣層退化甚至融化。

為了進一步改善器件的抗單粒子柵穿的特性，降低輻照后柵源漏電，柵介質由40nmSiO2+40nmSi3N4改為20nmSiO2+80nmSi3N4，柵介質層厚度由原來的80nm增加到100nm，在同樣柵極電壓下，減小了柵源漏電。

四、實驗結果與討論

采用LET=99MeV/（mg/cm2）的Bi+粒子進行了試驗，采用上述加固措施的器件，在80%BVDSS的漏極偏置條件下，漏源漏電僅增加了12uA，但滿足使用要求；但未進行加固的器件，80%BVDSS的漏極偏置條件下，漏源漏電達到毫安級。

表1 加固器件和未加固器件的參數對比

五、結論

本文提出的單粒子燒毀和單粒子柵穿的加固工藝，顯著改善了器件的單粒子效應，可以推廣到各型號的VDMOS的設計中。

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