40nm工藝32x32b雙端口SRAM的設計與優化

摘 要 這篇文章主要論述了在具體的工程實踐中，由于6TSRAM在40nm工藝下的集成電路設計中表現出的性能和功耗均達不到設計要求，而在物理設計當中由寄存器組成的存儲體的面積和功耗更難以勝任，所以需要定制設計一款32X32雙端口8TSRAM。在先進工藝下8TSRAM所表現的性能和功耗均勝于前兩者，在FT-X的芯片上運用該結構有效優化了時序和功耗。

【關鍵詞】SRAM 定制設計 性能 功耗

1 引言

Cache的設計是芯片集成電路設計重要的一部分。高效、快速的SRAM一直以來都是集成電路設計者始終追求的目標。

對于SRAM存儲單元來說，它第一個必須具備的優點就是高穩定性，這樣才能保證存儲體進行正確的讀、寫操作。在0.18u工藝、0.13u工藝，6T單元具有很好的穩定性，而且由于它面積小的特點，一直備受設計者的青睞。但是，隨著CMOS工藝尺寸的發展，在進入65nm、45nm、32nm甚至22nm之后，6管SRAM由于其存儲結構的特點，數據輸出皆是通過敏感放大器檢測位線電壓差，并將電壓差進行放大輸出。但是隨著工藝尺寸的縮小和電源電壓的降低，6管存儲單元的穩定性越來越差，抗噪聲能力越來越弱，使得敏感器的開啟與關斷時間很難控制，而且時常會發生位線的一個噪聲電壓被敏感放大器放大輸出的錯誤操作。由寄存器組合成的存儲模塊其面積和功耗是所有低功耗設計者的噩夢。

本文通過實際工程項目中出現的問題，由于6TSRAM和寄存器組成的SRAM在后端物理設計當中出現面積、功耗和時序的問題制約了芯片性能的提升，用8TSRAM進行全定制設計替代芯片中的部分存儲模塊，最后進行數據對比證明了8TSRAM在納米級工藝下的重要作用。

2 電路設計

2.1 寫路徑

寫IO模塊由32個1倍的DFF和64個4倍的反相器組成，寫數據在寫門控時鐘WCLK控制下，產生WBL<31：0>以及WBLB<31：0>，在寫字線WWL<31：0>控制下寫入存儲單元。

2.2 讀路徑

IO讀出電路分為全局與局部兩級電路進行讀出，每根局部讀位線上掛8個cell，一個局部讀出單元電路對兩根局部位線進行預充，局部IO電路是16選1。

2.3 時鐘模塊

圖1為時鐘模塊修改后電路圖。為解決寫時序中寫字線先于寫數據穩定的問題，適當推遲寫譯碼時鐘WCLK_DEC（推遲約90ps）的開啟時間，且不推遲寫譯碼時鐘的關斷時間（防止字線產生毛刺）；為解決讀時序中讀出數據存在毛刺的問題，適當推遲求值時鐘RCLK_D（推遲約20ps）的開啟時間。

3 版圖設計

版圖結構按功能進行劃分，主要包括以下幾個部分：中間部分從上至下依次為讀寫地址二級譯碼、讀寫地址預譯碼、讀寫地址鎖存器、時鐘模塊；左右兩側為陣列模塊，陣列cell中間為Local IO模塊，陣列下面依次為Global IO模塊、Write IO模塊。

整個版圖左右兩邊為陣列，中間為譯碼及時鐘，左右兩邊距離邊界阱不小于1.3um；整個版圖上下各加一行DCAP單元，高度為1.68um。圖2是存儲器的版圖布局規劃圖，下面分別對這幾個部分進行說明：

3.1 陣列模塊

陣列位于整個存儲器的左右兩邊，由32個32位cell單元組成，陣列左邊和右邊各有32×16個cell單元，其中上下各有16×16個。

3.2 時鐘模塊

為減緩電路電壓的波動，時鐘模塊被DCAP單元包圍；為減小時鐘線上電流密度，時鐘線線寬加寬至0.08um；為降低時鐘線的耦合串擾，時鐘線盡量不與除電源地線外的長線互連線并行走線或者加大與信號線間的間距，盡量被電源線或者地線包圍。

4 面積、時序和功耗

TPSRAM32X32的版圖面47um×63um，在TSMC40G的WC和WCL工藝拐角下頻率可達到1.8GHz，時鐘信號的最小脈沖寬度為200ps，在TSMC40G的TC和LT工藝拐角下時鐘信號的最小脈沖寬度為130ps。

5 結論

在40nm工藝下，由于電源電壓的降低，6T結構SRAM為了保證讀操作的正確性，每一代工藝遷移晶體管尺寸的減小都有限，尤其是從45nm工藝遷移到32nm工藝，6T結構的下拉N管尺寸幾乎沒改變，所以面積也會大于8T結構。

在功耗方面亞閾值漏電流的計算公式如下：

可知，亞閾值漏電流與尺寸大小關，在40nm下8T結構可以選用更小尺寸的下拉管接地，從而有效減少漏電流。

最終的數據結果比對可以查看表1、表2。

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作者簡介

唐駿（1990-），男。現為國防科學技術大學計算機學院碩士研究生在讀。主要研究方向為集成電路設計。

作者單位

國防科學技術大學計算機學院 湖南省長沙市 410073