一種基于FPGA小信號(hào)寬頻帶數(shù)字頻率計(jì)的設(shè)計(jì)

裴林廷 黃世玲

摘 要：以FPGA和單片機(jī)系統(tǒng)為核心，給出了針對(duì)小信號(hào)寬頻帶的頻率測(cè)量方案。采用高速運(yùn)放AD8009和高速比較器AD8611將微弱的小信號(hào)進(jìn)行放大并整形為TTL電平，詳細(xì)重點(diǎn)的介紹了頻率計(jì)前端電路的設(shè)計(jì)要點(diǎn)和信號(hào)干擾問題。利用VHDL語言編寫等精度測(cè)量原理控制器，實(shí)現(xiàn)了精度達(dá)10-6的高精度數(shù)字頻率計(jì)。

關(guān)鍵詞：FPGA；數(shù)字頻率計(jì)；正弦波整形；AD8611

引言

目前數(shù)字頻率計(jì)的設(shè)計(jì)，利用高穩(wěn)定度的晶體振蕩器結(jié)合高速的智能化芯片作為硬件，采用等精度頻率測(cè)量算法可實(shí)現(xiàn)高精度寬頻率范圍的測(cè)量。但是，隨著頻率計(jì)應(yīng)用領(lǐng)域的不斷推廣，對(duì)頻率計(jì)的要求也不只是停留在測(cè)量標(biāo)準(zhǔn)信號(hào)TTL電平上，如在微波通信應(yīng)用領(lǐng)域，通常需要用頻率計(jì)對(duì)小信號(hào)高頻率的通信信號(hào)進(jìn)行校準(zhǔn)，因此設(shè)計(jì)一種小信號(hào)寬頻帶數(shù)字頻率計(jì)是非常有必要的。

1 數(shù)字頻率計(jì)主要技術(shù)指標(biāo)

（1）被測(cè)信號(hào)為正弦波，頻率范圍1Hz～100MHz；（2）被測(cè)信號(hào)有效值電壓范圍為10mV～50mV；（3）測(cè)量相對(duì)誤差的絕對(duì)值不大于10-6；（4）測(cè)量數(shù)據(jù)刷新時(shí)間不大于2s。

2 頻率計(jì)前端設(shè)計(jì)

頻率計(jì)前端主要由小信號(hào)放大電路與整形電路組成，文章設(shè)計(jì)的頻率計(jì)前端電路圖如圖1所示。

2.1 小信號(hào)放大電路分析

寬頻帶的小信號(hào)放大電路的設(shè)計(jì)通常使用速度運(yùn)算放大器來完成，文章頻率計(jì)采用ad8009芯片作為前端小信號(hào)放大器，該芯片在處理小信號(hào)放大倍數(shù)G=+10時(shí)，信號(hào)帶寬為320MHz。如圖1所示放大倍數(shù)由電阻RF和RG決定，計(jì)算公式如下：

AV=Vi（1+RF/RG） （1）

2.2 整形電路分析

傳統(tǒng)的整形電路有過零比較器或者使用施密特觸發(fā)器芯片如74HC14，經(jīng)過實(shí)驗(yàn)驗(yàn)證，過零比較器不適合高頻信號(hào)的整形，容易在過零點(diǎn)產(chǎn)生干擾振蕩輸出；而施密特觸發(fā)器74HC14滯后電壓VH為1.25V，正向閾值為VT+=3.14V，負(fù)向閾值為VT-=1.89V，另一方面，74HC14的傳輸延時(shí)為12ns，無法滿足100MHz信號(hào)的要求。

文章采用的整形電路以ad8611高速比較器為主，根據(jù)芯片手冊(cè)可查得該比較器的傳輸延時(shí)為4ns，采用單電源5V供電。由ad8611比較器、電阻R4、R5和參考電壓vref=2.7V組成施密特觸發(fā)器。該電路的閾值電壓計(jì)算如下：

VT+=（VCC-1.5*vref）-vref （2）

VT-=vref （3）

公式2中VCC為電源電壓5V，vref為參考電壓2.7V。由公式2和公式3可得VH=VT+-VT-，因此，該電路的輸入信號(hào)范圍可以通過R4與R5進(jìn)行調(diào)節(jié)。

文章設(shè)計(jì)了一個(gè)由三極管2N5551組成的射極跟隨器以減小比較器的源輸入電阻，同時(shí)該跟隨器起到將小信號(hào)放大器的輸出信號(hào)電平提升到施密特觸發(fā)器的參考電平。通過ad8611整形電路輸出的方波信號(hào)幅度為3.5V左右，因此需要通過后級(jí)接非門的方式使輸出電平為TTL電平，通過并聯(lián)非門能達(dá)到增強(qiáng)電路的驅(qū)動(dòng)能力的效果，非門使用快速信號(hào)傳輸?shù)?4F04芯片。

2.3 抗干擾電路設(shè)計(jì)

小信號(hào)高頻電路容易受到外界的噪聲干擾，所以在電路處理方面要做好PCB及器件的抗干擾設(shè)計(jì)，文章從以下幾個(gè)方面進(jìn)行考慮：

（1）輸入輸出信號(hào)的接口及連接線選擇：電路輸入與輸出接口統(tǒng)一采用BNC接頭進(jìn)行連接，在連接線方面采用屏蔽連接線。

（2）加入濾波電容：濾波電源C1、C4、C2、C5、C3、C6、C9、C10、C11、

C12電容的接在芯片電源引腳與地之間，能有效得起到穩(wěn)定電源和濾去干擾信號(hào)的作用。

（3）PCB的設(shè)計(jì)：在PCB電路設(shè)計(jì)方面主要考慮信號(hào)傳輸線盡量短，并且對(duì)地線進(jìn)行平面銅覆蓋。

3 頻率計(jì)主控制系統(tǒng)設(shè)計(jì)

3.1 頻率測(cè)量算法

等精度測(cè)量原理可簡(jiǎn)單的理解為在一定時(shí)間的門控信號(hào)內(nèi)對(duì)待測(cè)量頻率FX與標(biāo)準(zhǔn)頻率FC同時(shí)進(jìn)行計(jì)數(shù)測(cè)量，而門控信號(hào)的開啟由FX上升沿決定，門控信號(hào)的關(guān)閉也由FX下降沿決定，測(cè)量頻率的計(jì)算等式如下：

FX/NX=FC/NC （4）

公式4中，NX與NC分別為在門控信號(hào)開啟時(shí)間內(nèi)，測(cè)量待測(cè)頻率與標(biāo)準(zhǔn)頻率的脈沖個(gè)數(shù)。并且從公式4中可知，F(xiàn)X受門控信號(hào)控制，所以NX的值為整數(shù)，而NC可能出現(xiàn)±1的測(cè)量誤差，另外，在FPGA系統(tǒng)中采用了50MHz的晶體振蕩器作為標(biāo)準(zhǔn)頻率時(shí)鐘，精度可達(dá)10-7，因此采用FPGA系統(tǒng)作等精度測(cè)量頻率誤差小，穩(wěn)定度高。

3.2數(shù)據(jù)處理與顯示

FPGA等精度測(cè)量的門控制信號(hào)由單片機(jī)系統(tǒng)發(fā)出，用單片機(jī)定時(shí)產(chǎn)生1秒時(shí)間的門控制信號(hào)。當(dāng)FPGA系統(tǒng)開始測(cè)量后，通過VHDL語言編程實(shí)現(xiàn)測(cè)量結(jié)束后發(fā)出信號(hào)通知單片機(jī)讀取測(cè)量的計(jì)數(shù)NX與NC。測(cè)量數(shù)據(jù)讀回單片機(jī)系統(tǒng)后，需要進(jìn)行公式4的計(jì)算才能得到測(cè)量頻率。頻率計(jì)的顯示器用傳統(tǒng)的LCD1602進(jìn)行顯示。

4 結(jié)束語

文章詳細(xì)給出的小信號(hào)放大整形電路的設(shè)計(jì)方案，并提出了高頻小信號(hào)的抗干擾處理方法。經(jīng)過設(shè)計(jì)與制作實(shí)現(xiàn)了對(duì)頻率范圍為1Hz～100MHz，幅度為10mV～50mV的正弦波信號(hào)的精確測(cè)量，使數(shù)字頻率計(jì)得到了更廣泛的應(yīng)用。

參考文獻(xiàn)

[1]羅怡，張璐，馬玖凱.一種寬輸入范圍高精度頻率計(jì)的設(shè)計(jì)[J].現(xiàn)代電子技術(shù)，2009，32（15）：96-97.

[2]夏宇聞.數(shù)字系統(tǒng)設(shè)計(jì)——Verilog實(shí)現(xiàn)（第2版）[M].北京：高等教育出版社，2006.

[3]楊輝媛，譚偉杰，楊紅海.基于AT89C52單片數(shù)字頻率計(jì)的設(shè)計(jì)[J].電子質(zhì)量，2008（7）.

[4]田開坤，劉穎.一種高性價(jià)比等精度數(shù)字頻率計(jì)方案設(shè)計(jì)[J].單片機(jī)與嵌入式系統(tǒng)應(yīng)用，2010（1）：53-56.