數據鎖存處理的低誤碼率編碼方法研究

吳 金 江 琦 鄭麗霞 孫東辰 宋 科 孫偉鋒

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數據鎖存處理的低誤碼率編碼方法研究

吳 金①江 琦②鄭麗霞*①孫東辰②宋 科②孫偉鋒②

①(東南大學無錫分校 無錫 214135),②(東南大學集成電路學院 南京 210096)

對于時間信號量化后的數字編碼處理，傳統編碼方法高頻條件下存在高誤碼率導致數據量化精度退化的問題。該文從數據誤碼根源分析入手，建立起不同狀態模式下包含鎖存和延遲失配效應的誤碼解析分析模型，并在二進制和格雷碼編碼方法對比的基礎上，分析了低誤碼率的同頻碼編碼設計方法。基于TSMC 0.35mm CMOS工藝，完成了采用同頻碼編碼方法的時間數字轉換器(TDC)電路及其版圖設計，多項目晶元(MPW)芯片的測試結果表明：同頻編碼的誤碼率相比同等條件下傳統編碼方法的誤碼率明顯降低，并與理論分析基本吻合。

編碼電路；時間數字轉化器；誤碼率；數據采樣

1 引言

時間數字轉換器(Time-to-Digital Converter, TDC)可將兩個異步信號定義的時間間隔模擬量轉換為二進制數字量。時間測試量程與量化分辨率作為TDC的關鍵指標,在大陣列應用條件下因寄生效應的影響而明顯退化。對被測時間的非理想采樣與編碼操作，顯著增加了轉換過程中的非線性誤差[4,5]。因此，為了抑制TDC有效轉換位數的退化，必須在狀態采樣和數據編碼處理過程中找到抑制誤碼的有效方法。TDC的基本量化單位通常直接或間接來自于計數時鐘信號[6]，時鐘頻率的變化將直接引起狀態采樣的誤碼；對于頻率穩定的計數時鐘，觸發器的非理想建立保持時間[7]，同樣可引入狀態鎖存誤碼。電路系統中的各類非理想因素正是通過對計數時鐘頻率和邏輯電路延遲特性的影響，使系統量化分辨性能明顯偏離理想本征特性。

為簡化分析，本文僅考慮在時鐘頻率穩定條件下的誤碼問題及誤碼抑制方法。一般數字電路系統中的數據采樣均可通過采樣時鐘信號與數據時序的配合，即采樣時充分避開觸發器建立保持時間有效作用區域而避免誤碼。但在TDC應用中，由于采樣時鐘信號與有效數據之間時序關系的隨機性，非理想采樣引起的誤碼無法避免。此外，對采樣狀態的非理想編碼也會引入多路編碼數據之間相對關系的變化而產生誤碼。在二進制編碼電路中，由傳輸路徑延遲失配引起的誤碼，最低編碼位因其頻率最高，誤碼率最大。二進制編碼狀態變化時，編碼中多位數據同時發生翻轉，產生很大的尖峰脈沖，噪聲特性的退化又進一步增大了誤碼風險[8]。目前，對于TDC應用中數據轉換誤碼模型仍缺乏系統研究，本文通過對誤碼根源的分析，提出了針對隨機性數據非理想采樣與編碼的誤碼分析模型，在此基礎上給出了抑制誤碼的優化方法及相應的編碼電路設計方案。

2 誤碼產生根源

在上升和下降沿延遲均為零的理想穩定時鐘條件下，對于頻率為的周期數據信號，其誤碼率定義為一個周期內數據錯誤時間段t所占的比重，即

數據采樣過程中誤碼有兩種不同性質的來源，分別對應數據鎖存誤碼和數據編碼誤碼。當隨機到來的數據鎖存信號觸發沿與數據信號跳變沿之間的時間間隔小于觸發器的建立保持時間時，數據采樣出錯[9]。這種由觸發器固有的建立保持時間引入的錯誤采樣為數據鎖存誤碼，以1表示。實際非理想觸發器無法完全消除此類誤碼，只能通過減小建立保持時間以及降低采樣頻率的方式加以抑制。在對多相時鐘各狀態節點的編碼過程中，扇入數量不同、輸出邏輯路徑不匹配以及節點負載差異等因素，導致相對延遲偏差并改變數據之間正常的相位關系，由此引入的數據編碼誤碼，以2表示。非理想編碼誤碼率的降低或消除依賴于電路延遲匹配性能的改善。

觸發器建立保持時間產生的固有鎖存誤碼，其本質是對正確數據的錯誤鎖存，決定了系統所能達到的最小誤碼率；延遲失配引入的編碼誤碼與不同信號沿之間的相互位置關系密切相關，涉及最小公倍周期的確定等問題，其實質是對錯誤數據的正確鎖存。若兩種不同性質的誤碼源獨立無關，則可分別計算1和2，并利用線性疊加原理計算總的誤碼率，即=1+2。若引入的兩類誤碼信號相關，則需找出兩者的最小公倍數周期，將兩個相關信號等效成一個復合信號，分別考察鎖存和編碼誤碼率，并按照等效單周期內的誤差狀況疊加得到完整誤碼率，總誤碼率小于相互獨立的兩種誤碼源直接疊加的結果，即。在極特殊狀態下，若兩種誤碼同時發生，雙重誤碼可恢復到非誤碼，其實質是對錯誤數據的錯誤鎖存得到正確的數據。為簡化模型分析可忽略低概率事件，并可用最大誤碼率1+2估算最差條件下的總誤碼率。

3 誤碼模型

為正確鎖存數據，觸發器鎖存時刻之前數據穩定不變的最小時間應大于觸發器的建立時間t，而保持時間t決定了觸發器鎖存時刻之后，數據需維持穩定不變的最小時間。輸入數據需在觸發器鎖存時刻之前與之后的建立保持時間sh內維持穩定不變，才能正確鎖定數據，其中sh=t+t，此類固有誤碼率可以由sh占時鐘周期信號的比重近似估算。在此基礎上，增加編碼誤碼模型，再根據兩者不同關聯特性以特定方式疊加可以得到完整的誤碼模型。

3.1 數據跳變沿近似對齊的誤碼模型

以兩位二進制編碼為例，編碼數據周期信號1和2的頻率分別為1和2,sr和hr分別表示針對高電平鎖存的建立及保持時間，sf和hf分別表示針對低電平鎖存的建立及保持時間；觸發器建立(或保持)時間可取其高、低電平建立(或保持)時間的平均值。若編碼數據跳變沿之間的時間間隔充分靠近并小于sh，即邊沿非嚴格對齊，1和2的誤碼時間段存在部分重合，各自的固有誤碼不再相互獨立，有效誤碼率低于各自獨立誤碼率的線性疊加，即

根據圖1給出的數據采樣時序關系，若1和2上升沿間距為1，低頻信號2下降沿與1上升沿間距為2，則高頻信號1的鎖存誤碼率為sh′1；由于2上升沿與1跳變沿之間存在交疊的建立保持時間，所以2引起的建立保持時間有效作用范圍增加了1+2，即鎖存誤碼率增加了(1+2)/，其中取兩信號的最小公倍周期，則對于數據跳變沿近似對齊的兩路編碼信號其總誤碼率為

圖1 相鄰二分頻數據采樣的時序關系圖

顯然，以上總誤碼率仍滿足式(2)給定的約束條件，且式中第1項為觸發器鎖存單路高頻信號的固有鎖存誤碼，對于多位編碼的誤碼率，由數據變化頻率最高的權重位決定；第2項給出了兩路二進制編碼細微延遲失配下低頻數據位鎖存對總誤碼的貢獻。降低各路編碼信號的頻率，采用低建立保持時間的觸發器，減小各路數據跳變沿之間的細微延遲差異是降低數據鎖存誤碼率的基本方法。若式(3)中1=2=0，則總誤碼率僅來自于高頻數據的鎖存誤碼，邊沿嚴格對齊可將各路間失配對誤碼率附加的影響降為0，以上兩路編碼可推廣到多級二進制編碼輸出模型。當二進制編碼中任意兩位數據跳變沿的間距大于建立保持時間，則需要采用3.2節數據跳邊沿非對齊模型進行相關誤碼率的計算。

3.2 數據跳變沿非對齊的誤碼模型

對于其它非二進制編碼方法，通常其相鄰兩位編碼輸出信號的邊沿間距遠大于建立保持時間，滿足邊沿無交疊條件；若1和2頻率相同，初始沿不交疊必然導致信號相位交錯且不會再交疊；1和2頻率如存在整數倍關系，初始邊沿錯位，且錯位的相位差小于各編碼輸出的最小周期，兩路信號之間仍然不會出現邊沿交疊。在此重復周期內，僅需計算各自數據通路的鎖存誤碼率，疊加后得到總的鎖存誤碼率。將以上兩信號關系推廣到無邊沿交疊的多位編碼輸出狀態，得到由鎖存誤碼決定的總誤碼率為

對于跳變沿非交疊的編碼方法，兩路交錯信號之間延遲失配產生的編碼誤碼，可用圖2定性說明。1和2為理想無延遲編碼輸出，和為有延遲的實際編碼輸出，與1和2的相對延遲分為上升沿延遲dr1和dr2，以及下降沿延遲df1和df2。若僅編碼輸出有延遲，觸發數據鎖存的采樣信號沒有延遲，在編碼數據的相對延遲時間內，實際編碼數據與理想狀態相反，即對錯誤數據的正確鎖存形成誤碼。在一個周期內，兩組信號相對延遲構成的誤碼總時間為t=dr1+df1+dr2+df2。由于非交疊下各路信號引起的編碼誤碼相互獨立，根據獨立原則計算各自周期內的誤碼并疊加，則總的編碼誤碼率為

圖2 各支路延遲不匹配的輸出波形

以上兩路無交疊邊沿誤碼可推廣到級無交疊編碼支路的情況，對于相互獨立的數據鎖存與編碼誤碼，總誤碼率為

與數據跳變沿近似對齊模式不同的是，數據跳變沿非對齊模式下各權重數據位變化的頻率均對鎖存誤碼有貢獻，且延遲失配對誤碼的影響也比跳變沿近似對齊模式下的更大。對于Gary碼編碼方法，因各編碼支路上升沿相對延遲相等，設為dr，下降沿相對延遲相等，設為df，則編碼誤碼簡化為

在各編碼支路頻率均相同的情況下，如同頻碼編碼，式(7)可進一步簡化為

因此，不同編碼方式在不同狀態條件下的誤碼率，可以通過以上解析模型定量描述。

4 低誤碼率設計

根據所建立的誤碼模型，首先分析降低誤碼的基本策略和方法，隨后給出具體的實現方案并加以驗證。

4.1 編碼誤碼抑制分析

降低觸發器建立保持時間和編碼數據的頻率，是降低鎖存誤碼的基本方法。對于延遲失配造成的編碼誤碼可以通過控制采樣信號延遲以減小此類誤碼所占的比重。為簡化分析，對每路數據信號的高低電平傳輸延遲采用對稱近似，即dr1=df1=t1,dr2=df2=t2；但不同編碼支路因邏輯門和路徑深度不同，其傳輸延遲并不相同。設t1>t2，若控制采樣信號同步延遲t2，等效為采樣信號不變，將與同步左移t2，如圖3中和虛線所示。

圖3 采樣信號延遲td2的等效波形

采樣信號經過某種延遲匹配控制后的編碼誤碼率與未經延遲匹配的編碼誤碼率比值為

實際上，編碼數據高低電平傳輸延遲并不相同，即dri1dfi；并且采樣信號傳輸延遲t與數據傳輸延遲相對獨立，由此得到的路編碼數據的編碼誤碼率為

對于傳輸延遲不匹配邊沿非交疊的兩路編碼，若t1=2t2，則=33.3%。隨著t1與t2逐漸接近，且與采樣信號延遲匹配，則編碼誤碼率逐漸變小，當t1=t2=t時，=0且編碼誤碼率2x=0，即延遲匹配的理想條件下可徹底抑制編碼誤碼。實際設計編碼電路時，要求條編碼數據支路的延遲以及采樣信號的延遲均盡可能匹配。

4.2 編碼電路設計

本文暫不考慮數據鎖存誤碼的抑制，編碼電路設計僅考慮降低延遲失配引入的非理想編碼誤碼。由于多相位時鐘信號相位數多為2的冪次方，因此二進制編碼最為常用。相狀態節點編碼后的狀態位數=log2，當很大時，位數大幅度減小，致使傳輸輸出的數據位數明顯下降，因此編碼有助于減小芯片面積和數據傳輸時間等開銷。當時，編碼不可省。以=16相輸入、=4位輸出的二進制編碼電路為例，根據延遲鏈中16個結點狀態的特定組合關系，判斷檢測采樣信號在一個時鐘周期內的相對位置，經編碼得到4位數據輸出1~4，其中1為最高權重位，4為最低權重位，具體邏輯關系及其對應的邏輯電路見表1(A)欄，其中B為延遲鏈中第級輸出的節點狀態，=1~16。

表1 3種編碼邏輯關系及電路結構對比

門控信號有效的計數模式下，編碼電路始終有效，即輸出1~Y始終在循環變化并在采樣信號到來后鎖存。對于二進制編碼方式，權重降低1位則頻率翻倍，位編碼輸出，權重最低編碼位輸出數據Y的頻率為權重最高位即結點信號時鐘頻率的倍。由二進制編碼邏輯可以看出，4條編碼支路的輸入驅動和延遲傳輸路徑各不相同，最低位4延遲最大且頻率最高，誤碼率最高。由于編碼各支路延遲均有失配，調節采樣信號只能滿足其中一路編碼支路延遲匹配的要求，編碼誤碼率難以降低。

采用格雷碼編碼可部分解決非理想編碼誤碼問題[13]，格雷碼作為一種無權單步自補碼，具備反射特性和循環特性，同時具有消除隨機取數時出現重大誤差的能力[14]。格雷碼在任意兩個相鄰數之間轉換時，只有一個權重數位發生變化意味著無交疊沿，最大數與最小數之間也僅一個狀態數不同，大大減少了狀態轉換過程中邏輯發生混淆的概率。編碼前將16個狀態分為單獨的16等分，其最低位4有8個跳變沿，要使各位頻率最低，1~4所有邊沿相加應等于16，由于1和同頻的2均對應2個邊沿，2倍頻的3對應4個邊沿，以上各位相加恰好等于16。4位格雷碼編碼輸出及對應的邏輯電路如表1(B)欄所示。同等條件下，最高權重位頻率比對應的二進制編碼降低一半，該支路的鎖存誤碼率自然降低。但格雷碼中各級延遲失配依然存在，編碼誤碼仍無法完全消除。

假設編碼后1~4依然保持16種原始狀態，但重新調整其排列順序，保證每位信號頻率相同，為此需再增加一位0仲裁位，構成同頻編碼，一種同頻編碼邏輯關系如表1(C)欄所示，除0外，1~4每位輸出異或邏輯的兩位輸入狀態節點均間隔4個節點，因此輸出頻率相同，附加的0仲裁位頻率相比以上節點頻率減半。對比表1中的3種編碼方法的電路結構，僅同頻編碼電路中5個編碼輸出支路同時可以實現比較嚴格的對稱匹配，抑制編碼誤碼的效果最佳。

5 仿真計算與測試結果分析

5.1 仿真評估

二進制、格雷碼、同頻碼3類編碼方式都存在觸發器固有的鎖存誤碼，在觸發器建立保持時間固定不變的條件下，誤碼率與編碼數據相對延遲及各編碼位的頻率有關。在相同的時鐘頻率驅動下，可根據各類編碼不同位的頻率，計算出各權重位的固有鎖存誤碼率，再計算各支路延遲失配產生的編碼誤碼，進而評估整體誤碼水平。

圖4(a)為二進制編碼輸出波形，其中橫坐標為仿真的時間，縱坐標為電壓值，電壓值的高、低分別代表邏輯電平1和0。圖中各條支路邊沿近似對齊且頻率依次成倍數關系，若編碼位相鄰跳變區相互靠近距離小于建立保持時間，則需采用數據跳變沿近似對齊的誤碼模型，否則該兩路編碼應采用數

據跳變沿非對齊的誤碼模型。采樣信號出現在各編碼數據信號跳變沿附近的鎖存誤碼可以利用式(3)或式(4)方便得到，在理想交疊條件下等效頻率為各權重位中的最高頻率；在非交疊模式下所有權重位均有效，等效頻率取各權重位頻率之和。

圖4 二進制編碼及其誤碼計算示意圖

格雷碼編碼輸出仿真結果如圖5所示，各編碼輸出均無交疊沿，1與2保持原有編碼輸入頻率不變，則其它兩路數據的頻率相比二進制編碼方法同比特位頻率減半，對應的鎖存誤碼率同比例下降。4條傳輸鏈不匹配造成的邊沿延遲偏差引入明顯的編碼誤碼。

圖5 格雷碼編碼輸出波形

同頻編碼輸出仿真結果如圖6所示，編碼輸出的0~4中，1~4數據頻率相同，且無交疊沿，該頻率為時鐘頻率即仲裁位0頻率的兩倍。從1~44條鏈的邏輯結構看，其扇入數量相同，邏輯結構相同，邏輯門級數相同，延遲相同，頻率穩定，編碼誤碼率極低。同頻率碼所獲得的性能改善所付出的代價，是增加了一位冗余仲裁位0，仲裁位的應用使編碼電路的面積略有增加。

圖6 同頻率碼編碼輸出波形

電路中采用的主從式DFF觸發器，其高電平建立、保持時間均為0，低電平建立、保持時間分別為70 ps, 100 ps，計數時鐘頻率0=40 MHz。3種編碼方式的鎖存誤碼率和編碼誤碼率均可根據不同模式下的誤碼模型直接計算得到。假設二進制編碼與其它兩種編碼方法一樣均適用于邊沿非對齊模型，則對于二進制、格雷碼和同頻碼3種編碼方式，每種編碼模式下各權重位等效頻率分別為0+20+ 40+80=150,0+0+20+40=80,0+20+20+20+ 20=90，即3種編碼的鎖存誤碼率比例關系近似為15:8:9。實際二進制編碼因邊沿近似對齊帶來的相鄰數據位建立保持時間的部分交疊，其近似交疊模式下誤碼計算結果相比以上非交疊模式有不同程度的降低。對3種編碼電路分別進行各自條件下的最佳延遲匹配，理論計算結果如表2所示，結果表明，同頻碼在同等時鐘頻率下的誤碼率最低，其編碼誤碼近似為0，與無編碼的數據直接鎖存電路總誤碼率等效；雖然增加了1個用于冗余位所需的觸發器電路，但總誤碼率分別降低到二進制碼的1/2和格雷碼的3/5左右，且編碼位最高頻率的降低可帶來明顯的功耗降低。

表2 3種編碼方式的誤碼率計算結果(%)

5.2 測試結果

一款基于雙延遲鎖定環的三段式TDC采用了低誤碼率的同頻碼編碼方法，基于TSMCCMOS工藝流片。對TDC電路進行單射精度測量[15,16]，測試時選用4個不同檔位進行精測，每一檔位進行多組數據量測量，保證數據覆蓋檔位中較多時刻，針對300 ns檔由100組擴大為500組。所有檔數據按統計學原理進行粗處理，且數據服從高斯分布，取置信水平為0.95，默認區間外數據為錯誤數據，即所默認誤碼造成的粗大誤差結果。

表3給出了誤碼率測試分析的理論數據和實際測量數據，其中理論誤碼率即總誤碼率為觸發器鎖存誤碼率與編碼誤碼率之和，將測量的錯誤數據組占測量組總數的比重，定義為實測的綜合誤碼率。考慮到理論模型建模條件的近似和實際測試存在的誤差，理論計算和實測結果近似吻合，兩者之間的偏差在允許的范圍內。對于同頻編碼電路，此時固有誤碼率占據主導，繼續降低誤碼率，將主要依靠降低工作頻率、減小觸發器建立保持時間所帶來的本征鎖存誤碼率的降低。

表3 誤碼率測試分析(%)

檔位(ns)測試組數無效組數誤碼率理論誤碼率綜合誤碼率 50100 666.15.13 200100 44 300500254 500100 64

6 結束語

基于數據采樣和編碼的誤碼機制，本文提出了典型工作條件和狀態模式下的誤碼模型，分析了誤碼產生根源并提出降低誤碼率的實現方法，即降低編碼位最高頻率并減小各編碼支路的延遲失配。對優化后的編碼電路完成了基于TSMCCMOS工藝流片和測試驗證，誤碼率的實測結果與理論計算相吻合，驗證了誤碼模型的正確性和誤碼抑制方法的有效性。

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Research on Low Bit Error Rate Encoding Method for Data Latch Processing

WU Jin①JIANG Qi②ZHENG Lixia①SUN Dongchen②SONG Ke②SUN Weifeng②

①(,,214135,),②(,,210096,)

In the data processing of quantified time signal, traditional encoding method in high frequency is faced with the problem of high Bit Error Rate (BER) affecting the data’s quantitative accuracy. This paper presents BER mechanism analytical model according to the analysis of the causes of bit error, which takes both data latch and delay mismatch effects of different state pattern into consideration. And the analysis of same frequency coding mode with low BER is put forward based on the comparison of the binary and Gray coding method. The circuit and layout designs of Time to Digital Converter (TDC) with same frequency coding mode are implemented in TSMC 0.35mm CMOS process. The test results of the Multi Project Wafer (MPW) chip show that BER of the same frequency coding mode is effectively reduced compared with traditional encoding modes under the same conditions.

Coding circuit; Time to Digital Converter (TDC); Bit Error Rate (BER); Data sampling

TN402

A

1009-5896(2016)07-1831-07

10.11999/JEIT151104

2015-09-29；改回日期：2016-03-03；網絡出版：2016-04-07

鄭麗霞 zhenglx79@163.com

江蘇省自然科學基金(BK2012559)

Natural Science Foundation of Jiangsu Province (BK2012559)

吳 金： 男， 1965年生，博士，教授，研究方向為集成電路設計、紅外傳感信號檢測.

江 琦： 男， 1992年生，碩士生，研究方向為時間數字轉換電路設計.

鄭麗霞： 女， 1979年生，講師，研究方向為紅外讀出電路.