基于FPGA的DDR2緩存控制器在無線鏈路圖像跟蹤系統中的應用

袁 鑫，盧 磊，景彥哲

（北京航天控制儀器研究所，北京100039）

基于FPGA的DDR2緩存控制器在無線鏈路圖像跟蹤系統中的應用

袁 鑫，盧 磊，景彥哲

（北京航天控制儀器研究所，北京100039）

圖像跟蹤系統是機載光電吊艙的重要組成部分，其對目標捕捉的成功率直接決定了機載光電吊艙的性能。而作用于機載光電吊艙與地面站之間的無線鏈路系統，有著不可消除的的延時特性，這極大地降低了目標捕捉成功率。本文設計了一種基于FPGA的DDR2緩存控制器，通過緩存控制器可以輕松實現高清視頻圖像的快速存儲和調用，從而實現圖像跟蹤算法對無線鏈路延時的補償。該緩存控制器成功應用于某型機載光電吊艙圖像跟蹤系統，有效消除了無線鏈路延時的影響，提高了圖像跟蹤系統對目標捕捉的成功率。

機載光電吊艙；FPGA；圖像緩存跟蹤系統；DDR2 SDRAM

0　引言

圖像跟蹤系統是機載光電吊艙的重要組成部分，其目標捕捉、目標識別跟蹤、跟蹤速度、跟蹤精度等指標直接決定了機載光電吊艙的性能。而目標捕捉的成功率是圖像跟蹤系統發揮其性能的關鍵。作用于機載光電吊艙與地面站之間的無線鏈路系統，有著不可消除的延時特性，上行控制指令延時和下行圖像延時將導致操作手很難捕捉到需要的目標，極大地降低了目標捕捉的成功率。在實際應用中，往往需要培訓專業操作手，提前熟悉鏈路延時，并能夠根據載機的飛行方向和速度，以及目標運動的方向和速度預估目標的位置進行捕捉，對操作手提出了很高的要求，增加了光電吊艙的使用難度，降低了用戶體驗。

本文設計了一種基于FPGA的DDR2緩存控制器，采用ALTERA公司的Cyclone IV系列FPGA對DDR2高速緩存模塊數據的突擊讀取和寫入，實現高清視頻圖像的快速存儲和調用。從而實現圖像跟蹤算法對無線鏈路延時的補償。該緩存控制器已經成功應用于某型機載光電吊艙圖像跟蹤系統，有效消除了無線鏈路延時的影響，提高了圖像跟蹤系統對目標捕捉的成功率。

1　圖像緩存跟蹤方案設計

地面站與機載光電吊艙之間的無線鏈路延時包括兩部分：一是地面跟蹤指令通過上行無線鏈路發送到機載光電吊艙產生的上行鏈路延時，以及實時畫面從機載光電吊艙通過無線鏈路發送到地面站產生的下行鏈路延時。

其中，上行鏈路延時會導致機載光電吊艙收到控制指令時，處理的圖像已不是地面站看到的圖像；下行鏈路延時導致地面站看到的圖像不是機載光電吊艙實時拍攝的圖像。所以無線鏈路延時對吊艙系統影響的本質是影響了吊艙系統圖像傳輸的實時性，進一步影響了地面站操作人員抓取跟蹤目標的成功率。

圖像緩存跟蹤方案流程圖如圖1所示，由于上行鏈路延時和下行鏈路延時對圖像跟蹤算法的影響是疊加效應，因此將兩種鏈路延時統一為上行鏈路延時方便分析。機載光電吊艙系統攝像機捕捉圖像始終為實時圖像，地面站顯現圖像為延時圖像。

地面站操作人員對延時圖像中的目標發出圖像跟蹤指令，圖像跟蹤指令通過無線鏈路到達機載吊艙系統。圖像緩存跟蹤器會根據鏈路延時在高速緩存模塊中提取延時畫面（高速緩存中第n幀），這樣捕捉到的目標信息與地面站操作人員發出跟蹤指令時捕捉到的目標信息一致。

為了讓吊艙系統恢復到跟蹤當前實時圖像中的目標，需要圖像跟蹤系統短時間內按照時間順序連續（第m次）提取高速緩存中的（第n-m幀）圖像，直到提取到當前圖像為止。此時圖像跟蹤系統實時跟蹤當前圖像中的目標。

圖1　圖像緩存跟蹤方案流程圖Fig.1 Flow chart of image cache tracking system

2　硬件系統設計

圖像緩存跟蹤電路是在原有圖像跟蹤電路的基礎上設計完成的，總體框架圖如圖2所示。主要修改的模塊包括 FPGA可編程門陣列模塊、DDR2高速緩存模塊、供電電源模塊。

2.1FPGA模塊

FPGA模塊作為本系統的核心部分，主要完成圖像數據中波門坐標數據的提取，對DDR2高速緩存模塊的讀寫，與DSP模塊數據交互和處理等功能。原有圖像跟蹤電路中采用的是ALTERA公司的CycloneIII系列中的EP3C120CF780I，這款芯片的速度等級參數為7，高速接口最快速率為300Mbit/s，與標準的DDR2芯片高速接口速率相比較低，因此重新選擇ALTERA公司的CycloneIV系列中的EP4CE115F29C7N，該芯片具有以下特點：114480個邏輯單元（LE）；3888Kbits嵌入式存儲器；266個嵌入式18×18乘法器；4個通用PLL；20個全局時鐘網絡；8個用戶I/O塊；528個最大用戶IO；接口速率等級為8，高速接口最快速率可達400Mbit/s。

如圖3所示，CycloneIV系統FPGA芯片內部分成8個bank，每個bank中都有專門的DQS數據線組來滿足高頻存儲器的讀寫要求，此外芯片上還提供RUP和RDN管腳，只要連接相應的上拉、下拉電阻，就可以在初始化階段配置，得到更加精確的OCT控制參數提高數據讀寫的準確率，以確保對DDR2高度緩存模塊讀寫的準確性。

圖2　總體框架圖Fig.2 The overall framework

圖3　CycloneIV FPGA芯片內部結構Fig.3 Chip internal structure of CycloneIV FPGA

2.2DDR2高速緩存模塊

DDR2高速緩存模塊主要負責對圖像數據進行快速采集和調用，本系統中選用MICRO公司的MT47H64M16芯片。DDR2采用時鐘上升沿和下降沿同時進行數據傳輸的基本模式，速度是普通存儲器件的2倍，常用傳輸速度能達到667Mbit/s。MT47H64M16芯片框架結構在傳統的地址總線、數據總線、命令數據總線結構基礎上，增加外部ODT（ON-DIE TERMINATION）引腳，通過調整配置電阻值，來克服片內總線上的信號反射效應，抑制導線信號自擾；芯片內部采用OCD離線驅動調整，通過調整輸出驅動的上拉/下拉電阻，使得充放電動作的電壓誤差減到最小，保證內部輸出的穩定；另外芯片采用4bit預存技術，使得在同樣時鐘頻率下，能達到4倍于普通DDR芯片的傳輸速度。

2.3供電電源模塊設計

在整個外圍電路設計中，電源模塊設計是非常重要的，電源模塊的穩定性直接影響著整個電路中各個模塊工作有效性。本系統中選用TI公司的TPS65251開關電源模塊，主要特點：寬輸入電源電壓范圍（4.5V～18V）；最大電流：3.5A（降壓開關1），2.5A（降壓開關2和3）；可調開關頻率為300KHz～2.2MHz（由外部電阻設置）；可調電流限制（由外部電阻設置）；具有簡單補償電路的電流模式控制；自動脈頻調制（PFM）/脈寬調制（PWM）操作。

電路原理圖如圖4所示，本系統中電源采用+5V電源輸入，通過外部電容電阻進行參數配置，使輸出端口LX1輸出+3.3V電源，為DSP數字處理器和FPGA可編程門陣列相應模塊供電；輸出端口LX2輸出+1.2V電源，為DSP數字處理芯片的內核模塊供電；輸出端口LX3輸出+1.8V電源，為DDR2緩存模塊供電。

圖4　TPS65251電源原理圖Fig.4 Power principle diagram of TPS65251

由于DDR2高速緩存模塊是通過比較數據總線和地址總線電平與DDR2_VERF參考電壓端口來進行快速存儲讀寫，因此DDR2_VERF供電電壓的穩定性直接影響DDR2模塊高速讀寫的誤碼率。本系統設計中采用TI公司DDR2專用芯片LP2997來實現DDR2_VERF的高精度穩壓特性，原理圖如圖5所示，該芯片配置簡單，只需要在VIN輸入端和VREF輸出端接2個濾波電容就可正常工作，電壓穩定精度可以達到99.7%。

圖5　LP2997電源原理圖Fig.5 LP2997 power chip sheet

3　軟件設計

3.1FPGA軟件設計

（1）DDR2接口控制模塊

ALTERA公司開發的QUARTUS軟件中有著強大的IP核模塊庫，庫中有IP核支持標準DDR2元器件的接口。通過ALTERA IP核可以方便地生成DDR2 SDRAM接口文件，DDR2匹配參數的設置如圖6所示，其中重要的參數主要有：Memory burst length突發讀寫長度要根據參考時鐘來計算，全頻時鐘Full-rate模式下選擇8，半頻時鐘Halrate模式下選擇4；ODT終止電阻大小的選擇要根據PCB中實際走線阻抗來設置，通常在布PCB電路時要求數據總線高頻阻抗保證在40Ω～60Ω。

（2）圖像數據緩存模塊

圖像數據緩存模塊：實現的主要功能是對每行圖像有效數據進行緩存，保證DDR2高速讀寫存儲數據時，數據總線的數據變化周期能與DDR2讀寫時鐘周期一致。

圖像數據緩存模塊流程圖如圖7所示，圖像數據緩存模塊在行使能有效的時間內，將圖像輸入數據按照像素時鐘寫入FIFO_IN模塊（從FIFO_ OUT模塊中讀出）。在場消隱時間段內清空FIFO_ IN和FIFO_OUT空間數據，防止錯誤數據流入下一幀圖像數據，降低圖像質量。當FIFO_IN中存儲的數據量大于1/8行數據時（FIFO_OUT中剩余存儲空間大于1/8行數據時），向DDR2讀寫控制模塊發送寫使能信號（讀使能信號）。

圖6　DDR2匹配參數的設置表Fig.6 DDR2 parameter table

圖7　圖像數據緩存模塊流程圖Fig.7 Flow chart of image cache module

由于DDR2 SDRAM的讀寫速率遠快于圖像數據輸入速率，這里對 FIFO按照單行長度讀入，1/8行長度讀出，這種分段流水操作可以減少數據等待延時，提高數據流通效率。

（3）DDR2讀寫控制模塊

DDR2讀寫控制模塊：實現的主要功能是對讀寫請求信號進行優先級管理，對讀寫操作的地址總線、數據總線和命令數據總線進行對應的賦值操作，保證DDR2 SDRAM的讀寫時序滿足設計要求。

圖8為DDR2讀寫控制模塊的設計流程圖，如圖8所示在沒有圖像跟蹤指令到達時，讀寫控制模塊實時對圖像數據緩存模塊產生的讀寫請求信號進行應答，為了保證視頻數據不會出現漏行、壞點等視頻顯示問題，在讀寫請求信號同時達到時優先應答寫請求信號。

圖8　DDR2讀寫控制模塊流程圖Fig.8 Flow char of DDR2 read-write control module

在進入讀寫狀態后，先判斷是否滿足突發數據讀寫要求，如果滿足應優先選擇突發數據讀寫模式對DDR2 SDRAM模塊進行讀寫操作。

在地面站圖像跟蹤指令到達時，停止應答圖像數據緩存模塊產生的讀寫請求信號，按照DSP數字信號處理芯片返回的無線鏈路延時時間，向DDR2 SDRAM中對應的延時圖像數據地址發送讀請求信號，快速調用延時圖像數據。

在調用完延時圖像數據后，按照時間順序高幀頻逐幀連續讀出圖像數據，短時間內將捕捉目標對應位置由延時圖像切換到實時圖像位置，以滿足吊艙系統跟蹤要求。

3.2DSP軟件設計

DSP芯片的軟件系統是在原有圖像跟蹤系統DSP軟件的基礎上重新設計完成，具體流程圖如圖9所示，在對芯片內部相應模塊初始化完成后，會使能相應的外部中斷向量，實時響應外部控制指令，并采集跟蹤圖像波門數據。

圖9　DSP芯片軟件系統流程圖Fig.9 Flow chart of DSP software system

在跟蹤指令到達后，DSP芯片會通過外部中斷進行握手操作，實時計算無線鏈路延時時間，通過高速外部接口EMIFA發送給FPGA的讀寫控制模塊，采集延時圖像波門數據。

根據相應的圖像跟蹤算法，對圖像波門數據中的捕捉目標進行實時捕捉，然后將脫靶量輸出給機載光電吊艙伺服控制系統。

當退出跟蹤指令到達或者跟蹤算法判定目標跟蹤丟失條件下，軟件會退出跟蹤狀態，等待下一次跟蹤指令的到達。

4　實驗驗證

利用機載光電吊艙系統進行如下實驗：

1）在實驗室環境下，采用動態目標模擬器模擬真實環境下運動的目標；

2）在上位機控制軟件中加入延時模塊，模擬鏈路延時；

3）關閉機載光電吊艙圖像跟蹤系統 DDR2 SDRAM圖像高速緩存模塊，進行動態目標捕捉；

4）打開機載光電吊艙圖像跟蹤系統 DDR2 SDRAM圖像高速緩存模塊，進行動態目標捕捉。

實驗數據：

對實驗步驟2和實驗步驟3分別進行200次動態目標捕捉實驗，如表1所示。通過對實驗數據的數據分析可以看出，DDR2圖像緩存控制器有利于提高圖像跟蹤系統的性能。

表1　實驗數據Table 1 Experimental data

5　結論

本文設計了一種基于FPGA的DDR2緩存控制器，通過緩存控制器可以實現高清視頻圖像的快速存儲和調用，從而實現圖像跟蹤算法對無線鏈路延時的補償。該緩存控制器成功應用于某型機載光電吊艙圖像跟蹤系統，通過實驗證明緩存控制器有效消除了無線鏈路延時對目標捕捉的影響，提高了圖像跟蹤系統對目標捕捉的成功率。

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Based on FPGA DDR2 Cache Controller in the Application of the Wireless Link Image Tracking System

YUAN Xin，LU Lei，JING Yan-zhe
（Beijing Institute of Aerospace Control Devices，Beijing 100039）

Image tracking system is an important part of the airborne electro-optical pod，its success rate of target capture directly determine the performance of airborne electro-optical pod.And the wireless link between airborne electrooptical pod and ground station system can't eliminate the delay characteristics，which greatly reduces the success rate of target capture.In this paper，we design a DDR2 cache controller based on FPGA，by caching controller can easily implement hd video image storage and call quickly，so as to realize wireless link delay compensation of image tracking algorithm.The cache controller is successfully applied in a certain type of airborne electro-optical pod image tracking system，effectively eliminate the influence of the wireless link delay and improve the success rate of target capture in the image tracking system.

airborne electro-optical pod；FPGA；image cache tracking system；DDR2 SDRAM

U666.1

A

1674-5558（2016）03-01175

10.3969/j.issn.1674-5558.2016.04.011

2015-07-23

袁鑫，男，助理工程師，研究方向為光電穩定平臺設計。