應(yīng)用于無線通信收發(fā)系統(tǒng)鎖相環(huán)的研究*

陳海波，孟　橋，李　冬，張昆侖，王林鋒（1.東南大學(xué)集成電路學(xué)院，南京10096；.東南大學(xué)射頻與光電集成電路研究所，南京10096）

應(yīng)用于無線通信收發(fā)系統(tǒng)鎖相環(huán)的研究*

陳海波1，2，孟橋2*，李冬2，張昆侖1，2，王林鋒2
（1.東南大學(xué)集成電路學(xué)院，南京210096；2.東南大學(xué)射頻與光電集成電路研究所，南京210096）

無線通信收發(fā)系統(tǒng)需要鎖定時間較短的鎖相環(huán)，從而提高數(shù)據(jù)傳輸速率。主要對PFD和電荷泵模塊進行研究，消除了PFD的盲區(qū)，引入的推入式電荷泵加快了鎖相環(huán)的入鎖。在此基礎(chǔ)上設(shè)計了一種快速鎖定電荷泵鎖相環(huán)（CP-PLL），并采用TSMC 0.35μm CMOS工藝，Cadence Spectre/Virtuoso仿真工具對其進行驗證。經(jīng)測試，PLL能實現(xiàn)信號頻率從203.4 MHz～286.6MHz范圍內(nèi)的鎖定，鎖定時間小于60個時鐘周期，相位噪聲-107.75 dBc/Hz@1MHz，功耗小于13.15mW。

無線通信收發(fā)系統(tǒng)；盲區(qū)；電荷泵鎖相環(huán)；快速入鎖；相位噪聲

通信收發(fā)系統(tǒng)中的鎖相環(huán)頻率合成器，其鎖定速度將直接影響到通信系統(tǒng)信道的切換速度，頻率合成器的鎖定時間正日益成為鎖相環(huán)頻率合成器最重要的指標之一［1］。PFD引入延時單元可以消除死區(qū)，不過其復(fù)位時間變長，導(dǎo)致在盲區(qū)時間內(nèi)到來的時鐘邊沿不會響應(yīng)而丟失［2］。而PFD的盲區(qū)對鎖相環(huán)的鎖定速度也有一定的影響［3］。為了降低鎖定時間，文獻［4-5］采用前饋補償法，文獻［6］采用分數(shù)分頻法，文獻［7-8］采用的方法是動態(tài)地調(diào)整帶寬。前饋補償法雖然加快鎖定的效果最明顯，但是實際操作中太復(fù)雜，很少被應(yīng)用。分數(shù)分頻法使得輸入?yún)⒖碱l率不受限于信道帶寬，即可提高輸入?yún)⒖碱l率，增大帶寬，縮短鎖定時間，但電路結(jié)構(gòu)較為復(fù)雜。動態(tài)調(diào)整帶寬法在PLL環(huán)路達到鎖定狀態(tài)時，相位噪聲和毛刺能被有效降低，同時系統(tǒng)鎖定時間得到加快。

本文主要對鎖相環(huán)的PFD和電荷泵兩個電路模塊進行研究，引入了一種新型動態(tài)PFD，消除了盲區(qū)和死區(qū)，加速了PLL的鎖定。在動態(tài)調(diào)整帶寬法基礎(chǔ)上，引入了推入式電荷泵，同樣加快了PLL鎖定，減小了鎖定時間。

1　電路設(shè)計

圖1為傳統(tǒng)的電荷泵鎖相環(huán)結(jié)構(gòu)框圖，為了減小鎖定時間，需要通過增大電荷泵電流來增大帶寬，從而減小PLL鎖定時間，不過這種方法增加了系統(tǒng)功耗和相位噪聲，帶寬過大PLL還可能失鎖。

圖1　傳統(tǒng)的PLL結(jié)構(gòu)框圖

圖2為本文設(shè)計的PLL結(jié)構(gòu)框圖，在傳統(tǒng)電荷泵鎖相環(huán)路中增加一個電荷泵回路，外加的電荷泵只在PLL鎖定前工作，在PLL到達鎖定前的某個設(shè)定時間時，CP2退出鎖相環(huán)回路。這樣可以大大減小電荷泵的鎖定時間，同時，環(huán)路相位噪聲和功耗也不會增加。

圖2　本文PLL結(jié)構(gòu)框圖

1.1PFD

本文引入了一種新型PFD，可以消除盲區(qū)，加快PLL鎖定，電路結(jié)構(gòu)如圖3所示。

圖3　新型PFD

工作過程：起始時刻，REF=FEB=UP=DN=0，A= B=1，此時傳輸門T1和T2導(dǎo)通，E=F=0，C=D=1。若REF的上升沿先于FEB的上升沿，則M11導(dǎo)通，B點放電至低電平，UP=1。當FEB上升沿到來時，SW2= 0，T2關(guān)斷，F(xiàn)保持低電平，DN=UP=1，PFD開始復(fù)位，M3和M9導(dǎo)通，M2和M8截止，C點和D點放電至低電平，M4和M10導(dǎo)通，A點和B點充電至高電平，UP= DN=0，經(jīng)過與門，M2和M8導(dǎo)通，M3和M9截止，復(fù)位結(jié)束。當DN=UP=0時，G=1，T1導(dǎo)通，信號FEB傳輸至E，可見SW1和復(fù)位信號同時跳變。這樣可以保證在復(fù)位過程中有FEB或上升沿到來的情況下，其高電平信號將在復(fù)位結(jié)束時傳輸至E點或F點，從而使得FEB信號和REF信號的上升沿沒有丟失。

同時，在復(fù)位回路增加由反相器構(gòu)成的延時單元消除了PFD的死區(qū)。當FEB信號和REF信號同頻同相時，UP和DN仍有窄脈沖存在，F(xiàn)ED輸出情況如圖4所示。那么即使當反饋信號和輸入信號相位小于某一特定值Δθ時，UP和DN也有一定的脈沖寬度，使得電荷泵能夠正常工作，從而消除傳統(tǒng)PFD存在的盲區(qū)問題。

圖4　PFD輸出情況（fFEB=fREF，Δθ=0）

1.2電荷泵

本文設(shè)計了兩個電荷泵，保持鎖定電荷泵（CP1）和推入式電荷泵（CP2），其中CP1工作在未鎖定狀態(tài)和鎖定狀態(tài)，CP2只工作在未鎖定狀態(tài)。CP1在傳統(tǒng)電路結(jié)構(gòu)的基礎(chǔ)上引入了兩對電流鏡，即圖5中所示的M15、M16和M25、M26。以M15和M16電流鏡為例，此電流鏡可以迅速提高M13和M14的柵壓，使得M13和M14斷開，進而M12截止，電荷泵停止放電，從而實現(xiàn)開關(guān)的快速切換。

圖6為增加電流鏡M15和M16前后M13和M14柵壓變化情況，相比之下，引入電流鏡有利于MOS管柵電壓的迅速提高。同樣，引入電流鏡M25、M26也有利于開關(guān)的快速切換，使得電荷泵快速停止充電。

圖5　保持鎖定電荷泵

圖6　M 13和M 14管柵壓變化

本文采用II型三階鎖相環(huán)，能夠很好地抑制參考信號的噪聲［12］。式（1）、式（2）中f1為PLL鎖定時的頻率容限，f2為輸出頻率跳變值，ωc表示環(huán)路帶寬，可見當其它條件確定時，ωc和Ip成正比。若只用電荷泵CP1，則需要增大Ip來縮短鎖定時間，但是環(huán)路帶寬會變大，PLL可能會失鎖。

圖7　推入式電荷泵

這里引入推入式電荷泵，如圖7所示。CP2只在PLL鎖定前工作，電荷泵充放電電流為（ICP1+ ICP2），鎖定后為ICP1，可見CP2的引入并沒有改變PLL環(huán)路帶寬。CP2由控制單元和充放電電路組成。控制單元中的D觸發(fā)器用來比較延時單元的延時Δθ和PFD產(chǎn)生的相位差θe。以充電過程為例，當UP=1，M4和M5導(dǎo)通時，若Δθ＜θe，D觸發(fā)器輸出Q=0，即M3導(dǎo)通，開啟CP2的充電電路，鎖相環(huán)的總充電電流增加，由于這個時候的電流是最大的，將最大程度地推進PLL入鎖；若Δθ＞θe，D觸發(fā)器輸出Q=1，M3關(guān)斷，CP2停止工作。放電電路的工作過程與充電電路類似，在此不再贅述。

1.3環(huán)路濾波器

環(huán)路濾波器影響PLL系統(tǒng)的帶寬和穩(wěn)定性。由于一階濾波器的輸出紋波較大，會導(dǎo)致PLL輸出信號發(fā)生較大抖動，因此本文采用結(jié)構(gòu)相對簡單的二階無源濾波器。

1.4壓控振蕩器

圖8為壓控振蕩器（VCO）框圖，包括6個模塊，分別為偏置，運放，復(fù)制偏置電路，延遲單元，整形電路和啟動電路。其中整形電路的作用一方面提高了帶負載能力，同時將正弦波信號轉(zhuǎn)化成占空比為50%的方波信號，避免PLL輸出信號的抖動；復(fù)制偏置電路與子延時單元結(jié)構(gòu)完全相同，同時添加了一個放大器構(gòu)成的負反饋系統(tǒng)，從而穩(wěn)定VCO輸出周期信號共模電壓的變化。

圖8　VCO框圖

2　電路性能

測試芯片采用臺積電公司提供的0.35μm單阱、多晶硅4層金屬的CMOS工藝制作實現(xiàn)。圖9為本文設(shè)計的CP-PLL芯片顯微照片，芯片面積為0.44mm2。

圖9　CP-PLL芯片顯微照片

這里MPW的整個芯片共有6個子芯片，40個引腳，其中圖示8個為PLL測試引腳。以下分別對PLL相位噪聲，鎖定時間，功耗以及VCO壓頻特性進行了測試。圖10顯示在1MHz處PLL相位噪聲為-107.75 dBc/Hz。設(shè)置參考頻率6 MHz～9 MHz，將PLL輸出信號的頻率和VCO輸入端電壓進行擬合，得到圖11所示VCO壓頻曲線，VCO靈敏度為83.17 MHz/V。表明 PLL鎖定信號頻率范圍在203.4MHz～286.6MHz之間，鎖定時間小于60個時鐘周期，系統(tǒng)的整體功耗為13.15mW。

圖10　PLL相位噪聲

表1將本文提出的快速鎖定電荷泵鎖相環(huán)和其它3種已發(fā)表的快速鎖定鎖相環(huán)進行性能對比。從表1可以看出雖然文獻［9-10］提出的鎖相環(huán)面積小，但是本文提出的鎖相環(huán)具有更快的鎖定速度。此外本文鎖相環(huán)鎖定時間與文獻［8］接近，但面積小，同時消耗更低地功耗。

圖11　VCO的壓頻特性

表1　性能比較

3　總結(jié)

本文在傳統(tǒng)鎖相環(huán)加快鎖定的基礎(chǔ)上進行了研究，優(yōu)化了PLL的各個模塊。新型的PFD結(jié)構(gòu)消除了PLL在鎖定過程中的盲區(qū)，減小了鎖定時間；保持鎖定電荷泵引入兩對電流鏡，實現(xiàn)了開關(guān)的快速切換；基于動態(tài)帶寬調(diào)整的方法，在PLL環(huán)路中增加了推入式電荷泵，該電荷泵只在鎖定前工作，在不增加系統(tǒng)相位噪聲和功耗的前提下，加快了PLL入鎖。對于PLL的核心模塊壓控振蕩器也做了較為細致地設(shè)計，其靈敏度和調(diào)頻范圍都滿足設(shè)計需要。測試結(jié)果表明，本文設(shè)計的鎖相環(huán)能夠?qū)崿F(xiàn)輸出頻率從203.4MHz～286.6MHz范圍內(nèi)變化的鎖定，并且能夠快速入鎖。本文設(shè)計的快速鎖定鎖相環(huán)可應(yīng)用于中高速傳感網(wǎng)無線通信收發(fā)系統(tǒng)中，從而提高通信系統(tǒng)信道的快速切換。

［1］ 鄺小飛.快速鎖定射頻鎖相環(huán)頻率合成器研究［D］.北京：中國科學(xué)院半導(dǎo)體研究所，2006.

［2］ Kun Seok Lee，Byeong Ha Park，Han il Lee，etal.Phase Frequency Detectors for Fast Frequency Acquisition in Zero-Dead-Zone CP-PLLs forMobileCommunication Systems［C］//Proc 29th Europ-SolStaCircConfEstoril，Portugal.2003：525-528.

［3］ 但慧明，柴旭朝，于宗光，等.一種用于鎖相環(huán)快速鎖定的動態(tài)鑒頻鑒相器［J］.微電子學(xué)，2010，40（5）：653-656.

［4］ Zhang BY，Allen PE.Feed-Forward CompensatedHigh Switching Speed Digital Phase-Locked Loops［M］.Proceedings ISCAS，Jun.1999（4）：371-374.

［5］ Sidiropoulos S，Liu D，Kim J，etal.Adaptive Bandwidth DLLs and PLLs Using Regulated Supply CMOS Buffers［J］.Symp on VLSI CircuitsDigest Technical Papers，Honolulu，HI，2000：124-127.

［6］ Hsieh P H，Maxey J，Yang C K K.A Phase-Selecting Digital Phase-Locked Loop with Bandwidth Tracking in 65-Nm CMOS Technology［J］.IEEE Journal of Solid-State Circuits，2010，45 （4）：781-792.

［7］ 方立軍，馬駿，王元慶.現(xiàn)代頻率合成中的分數(shù)分頻與鎖相環(huán)［J］.現(xiàn)代雷達，2002，24（3）：68-72.

［8］ 黃水龍，王志華.快速建立時間的自適應(yīng)鎖相環(huán)［J］.電子與信息學(xué)報，2007，29（6）：1492-1495.

［9］ Chung Chingche，Lee Chenyi.An All-Digital Phase-Locked Loop for High-Speed Clock Generation［J］.IEEE Journal of Solid-State Circuits，2003，38（2）：347-351.

［10］楊楓.CMOS快速鎖定電荷泵鎖相環(huán)的研究與設(shè)計［D］.華中科技大學(xué)，2009.

［11］Chen Paolung，Chung Chingche，Yang Jyhneng.A Clock Generator with Cascaded Dynamic Frequency Counting Loops for Wide Multiplication Range Application［J］.IEEE Journal of Solid-State Circuits，2006，41（6）：1275-1285.

［12］李仲秋，胡錦，陳迪平.三階電荷泵鎖相環(huán)的穩(wěn)定性分析［J］.電子器件，2006，29（2）：483-485.

陳海波（1988-），男，漢族，江蘇宿遷人，現(xiàn)就讀于東南大學(xué)射頻與光電集成路研究所，碩士研究生，主要從事超高速數(shù)模混合集成電路方面的研究，chb_seu@126.com；

孟橋（1965-），男，博士，教授，博士生導(dǎo)師，主要從事超高速信號處理及IC設(shè)計，人工神經(jīng)網(wǎng)絡(luò)IC實現(xiàn)技術(shù)研究，超高速ADC設(shè)計，深空探測及射電天文接收與信號處理，mengqiao@seu.edu.cn。

Research of PLL App lied in theW ireless Comm unication Transceiver System*

CHEN Haibo1，2，MEN GQiao2*，LI Dong2，ZHANG Kunlun1，2，WANG Linfeng2
（1.School of Integrated Circuits，Southeast Uniυersity，Nanjing 210096，China；2.RF and Optical Institute，Southeast Uniυersity，Nanjing 210096，China）

PLL applied in thewireless transceiver system needs lower locked time in order to improve data transfer. The PFD（Phase Frequency Detector）and CPof the PLLweremainly researched.The blind area ofPFDwaseliminated and the push-CPwasdrawn into to speed up the PLL.On thebasisof the two circuits，a fast locking CP-PLLwasdesigned.Based on the process of TSMC 0.35μm CMOS，the performance of PLL was verified by the tool of Cadence Spectre/Virtuoso.Itwas tested thatthe locked timewas60 clock cycles，thephasenoisewas-107.75 dBc/Hzat1MHz，the power consumption was less than 13.15mW and the PLL could be fast locked when the signal frequency ranged from 203.4MHz to286.6MHz.

wireless communication transceiver system；blind area；CP-PLL；quick locked；phase noise

TN911.8

A

1005-9490（2016）04-0874-05

項目來源：中央高校基本科研業(yè)務(wù)費專項項目（3227005710）；江蘇省普通高校研究生科研創(chuàng)新計劃項目（3227005710）；江蘇高校品牌專業(yè)建設(shè)工程項目

2015-08-12修改日期：2015-09-10

EEACC:129010.3969/j.issn.1005-9490.2016.04.024