基于FPGA的可配置IIC總線接口設(shè)計

張素萍，高照陽，張建芬（.天津中德職業(yè)技術(shù)學院電氣與能源學院，天津0050；2.上海交通大學上海市復雜薄板結(jié)構(gòu)數(shù)字化制造重點實驗室，上海200240；.暨南大學珠海校區(qū)，廣東珠海59070）

基于FPGA的可配置IIC總線接口設(shè)計

張素萍1，高照陽2*，張建芬3
（1.天津中德職業(yè)技術(shù)學院電氣與能源學院，天津300350；2.上海交通大學上海市復雜薄板結(jié)構(gòu)數(shù)字化制造重點實驗室，上海200240；3.暨南大學珠海校區(qū)，廣東珠海519070）

針對傳統(tǒng)IIC總線接口的FPGA設(shè)計可重用性不高的問題，提出了一種基于FPGA的可配置IIC總線接口設(shè)計方案。該方案采用同步有限狀態(tài)機設(shè)計方法和硬件描述語言Verilog HDL，對IIC總線的數(shù)據(jù)傳輸時序進行模塊化設(shè)計，采用Signal Tap II對設(shè)計模塊進行仿真驗證。實驗結(jié)果表明，該設(shè)計接口作為一種主控制器接口，可實現(xiàn)與具有IIC總線接口的從機器件100 kbyte/s和400 kbyte/s的可靠數(shù)據(jù)傳輸。該方案具有可重用度高、可配置性強、控制靈活等優(yōu)點，并已成功運用于工程實踐中。

FPGA；IIC總線接口；Verilog HDL；可配置；仿真驗證

IIC總線（Inter Integrated Circuit bus）是Philips公司開發(fā)的一種用于芯片間通訊的串行傳輸總線，它僅需串行時鐘線SCL和串行數(shù)據(jù)線SDA兩根信號線，即可實現(xiàn)全雙工同步數(shù)據(jù)傳送，能夠極方便地構(gòu)成多機系統(tǒng)和外圍器件擴展系統(tǒng)，在現(xiàn)代電子設(shè)計系統(tǒng)中得到越來越廣泛的應用，并已經(jīng)成為一種世界性的工業(yè)標準［1-2］。

目前，從市場新購的FPGA器件不具有IIC接口，所以，其還不能與具有IIC接口的器件直接連接，要想使FPGA能夠與IIC接口從器件進行數(shù)據(jù)通訊，必須在FPGA內(nèi)部設(shè)計IIC主控制器接口。至此，關(guān)于利用FPGA實現(xiàn)IIC總線接口設(shè)計方面的工作，多是對IIC總線協(xié)議的FPGA設(shè)計進行了探索性的研究，實用性有待加強，可重用性不高。如果用戶自己構(gòu)建的SOPC系統(tǒng)中需要IIC總線接口，還需要重新設(shè)計，勢必會增加系統(tǒng)的研發(fā)周期。鑒于此，本文設(shè)計了一種基于FPGA的可配置IIC總線主控制器接口，用戶使用時只需修改相應的配置參數(shù)，即可應用到自己的SOPC系統(tǒng)中，從而加快系統(tǒng)設(shè)計進度，縮短產(chǎn)品研發(fā)周期，提高產(chǎn)品市場競爭力。

1　IIC總線特征及工作原理

1.1IIC總線特征［3-4］

在IIC總線中，只有在總線處于“閑”狀態(tài)時，才能開始數(shù)據(jù)傳輸。在數(shù)據(jù)傳輸期間，只要時鐘線SCL為高電平，數(shù)據(jù)線SDA必須保持穩(wěn)定狀態(tài)，否則數(shù)據(jù)線SDA上的任何變化都被當作“啟動”或“停止”信號。圖1為IIC總線狀態(tài)的定義。

圖1　IIC總線狀態(tài)示意圖

A段：總線處于閑狀態(tài)，此時，數(shù)據(jù)線SDA和時鐘線SCL均為高電平狀態(tài)。

B段：啟動數(shù)據(jù)傳輸狀態(tài)，當時鐘線SCL為高電平狀態(tài)時，數(shù)據(jù)線SDA由高電平變?yōu)榈碗娖降南陆笛乇徽J為是“啟動”信號。只有出現(xiàn)“啟動”信號后，其它的命令才有效。

C段：停止數(shù)據(jù)傳輸狀態(tài)，當時鐘線SCL為高電平狀態(tài)時，數(shù)據(jù)線SDA由低電平變?yōu)楦唠娖降纳仙乇徽J為是“停止”信號。只要“停止”信號出現(xiàn)，所有的外部操作都結(jié)束。

D段：數(shù)據(jù)有效狀態(tài)，在出現(xiàn)“啟動”信號以后，當時鐘線SCL為高電平狀態(tài)時，數(shù)據(jù)線SDA是穩(wěn)定的，這時數(shù)據(jù)線SDA上的數(shù)據(jù)即為要傳送的數(shù)據(jù)。數(shù)據(jù)線SDA上的數(shù)據(jù)的改變必須在時鐘線SCL為低電平期間完成，每位數(shù)據(jù)占用一個時鐘脈沖。每個數(shù)據(jù)傳輸都是開始于“啟動”信號，終止于“停止”信號。應答信號：每個正在接收數(shù)據(jù)的從機在接收到一個字節(jié)的數(shù)據(jù)后，通常需要發(fā)出一個應答信號。而每個正在發(fā)送數(shù)據(jù)的從機在發(fā)出一個字節(jié)的數(shù)據(jù)后，通常需要接收一個應答信號。與此同時，主機控制器必須產(chǎn)生一個與這個應答位相聯(lián)系的額外的時鐘脈沖。

1.2IIC總線工作原理［5-6］

IIC總線數(shù)據(jù)傳輸工作原理如圖2所示，首先，主機發(fā)送一個啟動信號，總線上所有從機檢測到此啟動信號后開始接收第1個字節(jié)，第1個字節(jié)包括七位從機地址和一位讀/寫指示位。接著，如果某一從機檢測出收到的7位從機地址與自己的地址標識相符，則向主機發(fā)送一個回應ACK（低有效）。然后，從機依照讀/寫指示位向主機發(fā)送或從主機接收數(shù)據(jù)。每1字節(jié)傳輸完后，若是讀操作，則主機向從機發(fā)送一個回應ACK（低有效），若是寫操作，則由從機向主機發(fā)送一個回應ACK（低有效）。最后，傳送完畢，主機以一個停止信號，來結(jié)束整個數(shù)據(jù)傳輸過程。

圖2　IIC總線數(shù)據(jù)傳輸時序圖

2　基于FPGA的IIC總線接口設(shè)計

2.1IIC總線接口模塊結(jié)構(gòu)設(shè)計

IIC總線接口結(jié)構(gòu)設(shè)計如圖3所示，主要包括內(nèi)部分頻器和IIC總線接口控制時序邏輯模塊2部分。

內(nèi)部分頻器：通常FPGA的外部輸入時鐘頻率比較高，例如50MHz，所以必須經(jīng)過內(nèi)部的分頻器輸出符合I2C總線要求的數(shù)據(jù)傳輸速率（標準模式100 kbit/s，快速模式400 kbit/s），才能滿足IIC總線數(shù)據(jù)傳輸?shù)臅r序要求。

IIC總線接口控制時序邏輯模塊：此部分是IIC總線接口模塊的控制核心，IIC總線數(shù)據(jù)傳輸?shù)乃袝r序控制邏輯都由它產(chǎn)生，例如，啟動信號和停止信號的產(chǎn)生，對從器件的尋址，總線上數(shù)據(jù)的發(fā)送和接收。同時，其內(nèi)部集成數(shù)據(jù)鎖存器和移位寄存器，其中，數(shù)據(jù)鎖存器主要用于暫存發(fā)送的數(shù)據(jù)、地址和控制信息和接收數(shù)據(jù)，移位寄存器主要用于對發(fā)送的數(shù)據(jù)進行并/串轉(zhuǎn)換，然后發(fā)送到數(shù)據(jù)線SDA上，或者從數(shù)據(jù)線SDA上接收的數(shù)據(jù)進行串/并轉(zhuǎn)換，然后由主機進行接收。

圖3　IIC總線接口模塊結(jié)構(gòu)框圖

2.2IIC總線端口映射及功能說明

IIC總線端口映射及功能如表1所示。由圖3和表1可知，本文設(shè)計的IIC總線接口模塊能夠?qū)崿F(xiàn)數(shù)據(jù)傳輸?shù)膬煞N基本數(shù)據(jù)操作模式即單字節(jié)數(shù)據(jù)寫模式和單字節(jié)數(shù)據(jù)讀模式。由于該模塊提供讀寫前、讀寫過程中和完成后的相應的標志信息（Start、Inter_Addr，Done、Ack、AckCounter），所以，主機能夠根據(jù)這些信息判斷是否進行下一字節(jié)數(shù)據(jù)的讀寫操作，從而實現(xiàn)從機內(nèi)部連續(xù)存儲單元的讀寫操作，最終實現(xiàn)IIC總線數(shù)據(jù)傳輸?shù)?種操作模式，分別為單字節(jié)數(shù)據(jù)寫、單字節(jié)數(shù)據(jù)讀、多字節(jié)數(shù)據(jù)連續(xù)寫、多字節(jié)數(shù)據(jù)連續(xù)讀。例如，多字節(jié)數(shù)據(jù)連續(xù)寫模式，當主機通過該總線接口對從機成功完成一次寫操作后，Done端口會現(xiàn)下降沿脈沖，主機檢測到該信號后，這時只要配置好Clk_Type、Rd/W r、Start、Machine_Addr［6：0］、Inter_Addr［7：0］、Data［7：0］這些信號，即可進行相鄰地址單元的數(shù)據(jù)存儲，直到寫入完指定數(shù)據(jù)長度的字節(jié)數(shù)據(jù)為止。至于連續(xù)讀寫多少數(shù)據(jù)，由主機控制程序決定，從而避免了從器件連續(xù)讀寫操作傳統(tǒng)模式數(shù)據(jù)長度的限制。

表1　IIC總線端口映射及功能說明

2.3IIC總線接口模塊的Verilog HDL設(shè)計

2.3.1IIC總線接口時鐘SCL信號產(chǎn)生設(shè)計

本系統(tǒng)設(shè)計的時鐘信號SCL有兩種輸出頻率100 kHz和400 kHz，通過主機輸入信號Clk_Type進行選擇確定，當其為1時，SCL輸出頻率為100 kHz，當其為0時，SCL輸出頻率為400 kHz。時鐘信號SCL的產(chǎn)生是將FPGA外部輸入時鐘信號經(jīng)過分頻計數(shù)器而得到所需要的信號。系統(tǒng)產(chǎn)生100 kHz的時鐘信號所用的分頻計數(shù)器常數(shù)為249，而400 kHz的時鐘信號所用的分頻計數(shù)器常數(shù)為62。此外，對IIC總線接口控制時序邏輯模塊進行設(shè)計時，需要對時鐘線SCL一個完整周期內(nèi)的上升沿SCL_POS、下降沿SCL_NEG、時鐘周期高電平部分的中間時刻SCL_HIGH、時鐘周期低電平部分的中間時刻SCL_LOW這些信號進行正確檢測，才能設(shè)計出符合IIC總線協(xié)議規(guī)范的邏輯控制時序。所以，還要利用本 分 頻 計 數(shù) 器 產(chǎn) 生 SCL_POS、SCL_HIGH、SCL_NEG、SCL_LOW這4種脈沖信號。本系統(tǒng)在FPGA外部始終為25MHz時，用Verilog HDL對時鐘分頻計數(shù)器進行設(shè)計工作。其產(chǎn)生100 kHz的SCL信號的主要VERILOGHDL代碼如下：

本系統(tǒng)設(shè)計的IIC總線接口時鐘信號SCL及其相關(guān)附加信號實時仿真波形如圖4所示。

圖4　IIC總線接口時鐘信號SCL及相關(guān)附加信號實時仿真數(shù)據(jù)波形圖

2.3.2狀態(tài)機模型

由IIC總線數(shù)據(jù)傳輸協(xié)議可知，在數(shù)據(jù)傳輸過程中存在著空閑、啟動、停止、讀、寫等工作狀態(tài)，所以我們可以采用同步狀態(tài)機來進行該模塊設(shè)計［7-8］。本系統(tǒng)設(shè)計的同步狀態(tài)機共分為14個工作狀態(tài)，依次為空閑狀態(tài)IDLE，空閑狀態(tài)IDLE1，產(chǎn)生起始信號狀態(tài)START1，寫入從器件地址工作狀態(tài)ADD1，接收從器件應答信號工作狀態(tài)ACK1，寫入從器件內(nèi)部字節(jié)單元地址工作狀態(tài)ADD2，接收從器應答信號工作狀態(tài)ACK2，產(chǎn)生讀操作開始前的起始信號工作狀態(tài)START2，讀操作重新寫入從器件地址工作狀態(tài)ADD3，接收從器件應答信號工作狀態(tài)ACK3，單字節(jié)數(shù)據(jù)讀寫工作狀態(tài)DATA，接收從器件應答信號工作狀態(tài)ACK4，主機向從器件發(fā)送非應答信號工作狀態(tài)HIGH，產(chǎn)生停止信號工作狀態(tài)STOP1。基中，IDLE和IDLE1工作狀態(tài)主要用于檢測主機發(fā)送過來的下降沿START信號，如果檢測到，才進入工作狀態(tài)START1，否則，一直循環(huán)檢測等待。主機向從機寫入一個字節(jié)數(shù)據(jù)需要經(jīng)過以下工作狀態(tài)IIDLE，IDLE1，START1，ADD1，ACK1，ADD2，ACK2，DATA，ACK4，STOP1。主機從從器件讀取一個字節(jié)數(shù)據(jù)需要經(jīng)過以下工作狀態(tài)IDLE，IDLE1，START1，ADD1，ACK1，ADD2，ACK2，START2，ADD3，ACK3，DATA，HIGH，STOP1。利用該同步有限狀態(tài)機和Verilog HDL語言，可以快速設(shè)計和實現(xiàn)出IIC總線接口的數(shù)據(jù)傳輸控制時序邏輯功能模塊。由于本系統(tǒng)設(shè)計的IIC總線接口的時鐘信號SCL輸出頻率為100 kHz或400 kHz，所以，該狀態(tài)機的工作時鐘信號頻率要高于SCL信號頻率，再加上本工作狀態(tài)機要實時檢測SCL_POS、SCL_HIGH、SCL_NEG、SCL_LOW及START信號，所以，該工作狀態(tài)機的CLK信號頻率選為FPGA的外部輸入CLK信號（25MHz）。本系統(tǒng)設(shè)計的同步有限工作狀態(tài)機所圖5所示。

圖5　IIC總線接口的同步有限工作狀態(tài)機示意圖

2.3.3IIC總線接口數(shù)據(jù)傳輸中的基本功能模塊設(shè)計

（1）主機產(chǎn)生啟動信號設(shè)計

當IIC接口模塊檢測到主機發(fā)送過來的有效START信號后，該模塊由空閑狀態(tài)轉(zhuǎn)入到產(chǎn)生IIC接口模塊啟動信號狀態(tài)，然后檢測SCL是否處于高電平狀態(tài)，如是，則置SDA由高電平轉(zhuǎn)為低電平狀態(tài)，即可產(chǎn)生該模塊的啟動信號。該模塊的主要Verilog HDL主要設(shè)計代碼如下：

（2）主機產(chǎn)生停止信號設(shè)計

當主機不需要向從機發(fā)送數(shù)據(jù)或從從機接收數(shù)據(jù)時，在應答信號產(chǎn)生后，即可轉(zhuǎn)到終止數(shù)據(jù)傳輸狀態(tài)，然后檢測SCL是否處于高電平狀態(tài)，如是，則置SDA由低電平轉(zhuǎn)為高電平狀態(tài)，即可產(chǎn)生該模塊的停止信號。該模塊的主要Verilog HDL代碼如下：

（3）主機發(fā)送和接收一個字節(jié)數(shù)據(jù)設(shè)計

由于IIC是串行數(shù)據(jù)傳輸總線，主機要發(fā)送一個字節(jié)的數(shù)據(jù)，必須將字節(jié)數(shù)據(jù)經(jīng)過并/串轉(zhuǎn)換，然后在時鐘線SCL的作用下將每一個BIT位發(fā)送到數(shù)據(jù)線SDA上。主機要接收一個字節(jié)的數(shù)據(jù)，必須將數(shù)據(jù)線SDA上每個數(shù)據(jù)位經(jīng)過串/并轉(zhuǎn)換，組合成一個字節(jié)的數(shù)據(jù)，供主機進行接收和處理。該模塊的Verilog HDL主要代碼如下（以寫操作為例）：

（4）主機接收從機應答信號和主機向從機產(chǎn)生非應答號設(shè)計

當主機向從機寫入器件地址、字節(jié)地址及數(shù)據(jù)時，從機會產(chǎn)生相應的應答信號（拉低SDA信號），主機檢測到此信號后，才能下一數(shù)據(jù)傳輸過程。當主機不需要再向從機接收數(shù)據(jù)時，主機此時可以向從機發(fā)送非應答號（拉高SDA信號），然后產(chǎn)生停止信號，從而結(jié)束整個數(shù)據(jù)傳輸過程。主機接收從機應答信號的主要Verilog HDL代碼如下：

通過上述基本功能模塊的組合，就可以實現(xiàn)一次完整的IIC總線數(shù)據(jù)傳輸過程中的單字節(jié)寫、單字節(jié)讀操作模式，通過設(shè)計主機讀寫從機數(shù)據(jù)控制電路模塊，實例化IIC總線接口讀寫基本操作模塊，從而間接實現(xiàn)多字節(jié)連續(xù)寫、多字節(jié)連續(xù)讀操作模式。

3　仿真驗證

本接口設(shè)計在Quartus II 12.1開發(fā)環(huán)境下利用數(shù)據(jù)邏輯分儀Signal TAP II對IIC總線接口時序進行了實時仿真，其中，F(xiàn)PGA作為主控制器件，從器件選用EEPROM器件（AT24C08），為驗證I2C總線接口模塊的讀寫操作功能是否正常，需要設(shè)計信號產(chǎn)生模塊，將其與設(shè)計好的IIC總線接口模塊相連接［9-10］。圖6是利用Quartus II產(chǎn)生的系統(tǒng)硬件仿真驗證連接圖。

圖6　系統(tǒng)硬件仿真驗證連接圖

3.1主機向從機器件內(nèi)某地址單元寫入一字節(jié)數(shù)據(jù)仿真驗證

該功能模塊的仿真驗證如圖7所示。從圖7可知，主機是向從機（地址碼為50H）器件內(nèi)的04地址單元寫入0X37H，一次完整的寫操作后，從機產(chǎn)生了一個有效的下降沿Done信號，同時從機產(chǎn)生了3次應答信號（SDA為低），產(chǎn)生應答信號的時刻分別為主機向從機寫入器件地址后、寫入從機器件字節(jié)地址后、寫入字節(jié)數(shù)據(jù)后。整個數(shù)據(jù)寫操作結(jié)束后，由主機產(chǎn)生了一個停止信號（SDA由低電平變?yōu)楦唠娖剑俗ⅱ偬嶴DA變高是由于從機向主機產(chǎn)生應答信號ACK（拉低SDA）后，釋放了數(shù)據(jù)線SDA，所以，數(shù)據(jù)線SDA會變高，此后，主機向從機產(chǎn)生停止信號，所以，SDA又從低電平變?yōu)楦唠娖綘顟B(tài)。上述實時仿真波形圖中，時鐘線SCL一個周期中的各個狀態(tài)信號 SCL_POS、SCL_HIGH、SCL_NEG、SCL_LOW均為正常產(chǎn)生，符合預期設(shè)計要求。

圖7　主機向從機內(nèi)某地址單元發(fā)送一個字節(jié)數(shù)據(jù)仿真波形圖

3.2主機從從機器件內(nèi)某地址單元讀取字節(jié)數(shù)據(jù)仿真驗證

該功能模塊的仿真驗證如圖8所示。從上圖8可知，主機是讀取圖7中從機（地址碼為50H）器件內(nèi)的04地址單元寫入的數(shù)據(jù)，讀取數(shù)據(jù)為0X37H，主機和從機完成一次完整的讀操作后，產(chǎn)生了一個有效的下降沿Done信號，同時從機產(chǎn)生了3次應答信號（SDA為低），產(chǎn)生應答信號的時刻分別為主機向從機寫入器件地址后、寫入從機器件字節(jié)地址后、再入寫入從機器件地址后。整個數(shù)據(jù)讀操作結(jié)束后，由主機產(chǎn)生了一個停止信號（SDA由低電平變?yōu)楦唠娖剑Ｍ瑫r，主機讀取從機數(shù)據(jù)后，向從機產(chǎn)生了非應答信號（SDA為高電平），而后，向從機產(chǎn)生停止信號。上述實時仿真波形圖中，時鐘線SCL一個周期中的各個狀 態(tài) 信 號SCL_POS、SCL_HIGH、SCL_NEG、SCL_LOW均為正常產(chǎn)生，符合預期設(shè)計要求。

圖8　主機從從機內(nèi)某地址單元讀取單字節(jié)數(shù)據(jù)仿真波形圖

3.3主機向從機連續(xù)地址單元寫入數(shù)據(jù)，并對該連續(xù)地址單元進行讀取仿真驗證

該功能模塊的測試驗證方法為主機向從機連續(xù)地址單元（0X01-0X0F）依次寫入十進制字節(jié)數(shù)據(jù)（1，2，3，…，15），然后主機再把寫入的數(shù)據(jù)連續(xù)讀取出來。數(shù)據(jù)仿真驗波形圖如圖9所示。

圖9　主機讀取從機連續(xù)地址單元數(shù)據(jù)仿真波形圖

從圖9可知，主機從從機器件內(nèi)連續(xù)地址單元Inter_Addr（1，2，3，…，15），讀出的十進制數(shù)據(jù)Data_Rece依次為1，2，3，…，15，每一次讀操作都產(chǎn)生了一個有效的下降沿Done信號，同時，從機產(chǎn)生應答信號的次數(shù)均為為3次，主機每一次讀操作都產(chǎn)生了一個非應答信號（SDA為高電平）。通過以上分析，說明主機能夠正確對從機連續(xù)地址單元進行讀寫操作。

4　結(jié)論

本文根據(jù)IIC總線的工作原理、數(shù)據(jù)傳輸時序，利用同步有限狀態(tài)機設(shè)計方法和硬件描述語言Verilog HDL，設(shè)計了一種基于FPGA的可配置IIC總線接口，并利用數(shù)據(jù)邏輯分析儀Signal Tap II對設(shè)計模塊進行了仿真驗證。從實時在線仿真結(jié)果可以看出，整個時序完全符合IIC總線協(xié)議規(guī)范要求，并且所編寫的IIC接口模塊Verilog HDL代碼是可綜合的，可下載到具體的FPGA器件中。筆者已成功下載到ALTERA公司的EP4CE30F23C6器件上，并使該器件具備IIC總線主控制器接口功能，經(jīng)測試驗證，主機能夠?qū)钠骷M行正確讀寫操作。該IIC總線接口設(shè)計已成功應用于工程實踐中，運行穩(wěn)定、可靠、工作時序正常。與傳統(tǒng)設(shè)計方案相比，該方案具有實用性強、可重用度高，可配置性強，控制靈活等優(yōu)點，具有較好的實際應用價值。

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張素萍（1979-），女，漢族，河南周口人，天津中德職業(yè)技術(shù)學院，講師，碩士，主要研究方向為自動化控制與集成電路設(shè)計，zhshup2009@163.com；

高照陽（1975-），男，漢族，河南鄭州人，上海交通大學上海市復雜薄板結(jié)構(gòu)數(shù)字化制造重點實驗室，博士研究生，主要研究方向為精密與微細制造，機械電子，gaozhaoyang2009@sjtu.edu.cn。

Development of Configurable IIC Bus Interface Based on FPGA

ZHANG Suping1，GAO Zhaoyang2*，ZHANG Jianfen3
（1.Tianjin Sino-German Vocational Technical College Electrical Engineering&Energy College，Tianjin 300350，China；2.ShanghaiKey Laboratory of Digital Manufacture forThin-Walled Structures，Shanghai Jiao Tong Uniυersity，Shanghai 200240，C hina；3.Jinan Uniυersity ZhuhaiCampus，ZhuhaiGuangdong 519070，China）

Aimed at lower reusability of FPGA design in traditional bus interface of IIC，one configurable FPGA-based bus interface design of IIC was proposed.Data transmission sequence of IIC bus was designed in modules with finite state synchronous circuit design method and hardware description language of Verilog HDL.The designedmoduleswere simulated，tested and verified by using the data logic analyzer of Signal Tap II.The experimental results show that this interface could reliably achieve the data transmission of 100 kbyte/s and 400 kbyte/swith the slaves using IIC bus interface and ithas the advantages ofhigher reusability，strong configurability，flexible control.Moreover，the designed interfacewas successfully applied to engineering practice.

FPGA；IIC bus interface；Verilog HDL；configurable；simulation verification

TP274

A

1005-9490（2016）04-0866-08

2015-07-31修改日期：2015-09-02

EEACC:6210L10.3969/j.issn.1005-9490.2016.04.023